公开(公告)号：US20140035009A1

公开(公告)日：2014-02-06

申请号：US14048923

申请日：2013-10-08

申请人： Justin K. Brask ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert S. Chau

发明人： Justin K. Brask ,  Jack Kavalieros ,  Brian S. Doyle ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert S. Chau

IPC分类号： H01L29/04

CPC分类号： H01L29/7853 ,  H01L21/30608 ,  H01L21/30617 ,  H01L21/3085 ,  H01L21/84 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/51 ,  H01L29/66795 ,  H01L29/78681 ,  H01L29/78684

摘要： A method of patterning a semiconductor film is described. According to an embodiment of the present invention, a hard mask material is formed on a silicon film having a global crystal orientation wherein the semiconductor film has a first crystal plane and second crystal plane, wherein the first crystal plane is denser than the second crystal plane and wherein the hard mask is formed on the second crystal plane. Next, the hard mask and semiconductor film are patterned into a hard mask covered semiconductor structure. The hard mask covered semiconductor structured is then exposed to a wet etch process which has sufficient chemical strength to etch the second crystal plane but insufficient chemical strength to etch the first crystal plane.

摘要翻译： 对半导体膜的图案化方法进行说明。 根据本发明的实施例，在具有全局晶体取向的硅膜上形成硬掩模材料，其中半导体膜具有第一晶面和第二晶面，其中第一晶面比第二晶面更致密 并且其中所述硬掩模形成在所述第二晶体平面上。 接下来，将硬掩模和半导体膜图案化成硬掩模覆盖的半导体结构。 然后将覆盖有硬掩模的半导体半导体暴露于具有足够化学强度以蚀刻第二晶面但湿度不足以蚀刻第一晶体面的湿蚀刻工艺。

公开(公告)号：US20130285142A1

公开(公告)日：2013-10-31

申请号：US13457748

申请日：2012-04-27

申请人： Josephine B. Chang ,  Michael A. Guillorn ,  Amlan Majumdar ,  Lidija Sekaric

发明人： Josephine B. Chang ,  Michael A. Guillorn ,  Amlan Majumdar ,  Lidija Sekaric

IPC分类号： H01L27/12 ,  H01L21/336

CPC分类号： H01L29/66772 ,  H01L29/785 ,  H01L29/78654

摘要： Narrow-body FETs, such as, FinFETs and trigates, exhibit superior short-channel characteristics compared to thick-body devices, such as planar bulk Si FETs and planar partially-depleted SOI (PDSOI) FETs. A common problem, however, with narrow-body devices is high series resistance that often negates the short-channel benefits. The high series resistance is due to either dopant pile-up at the SOI/BOX interface or dopant diffusion into the BOX. This disclosure describes a novel narrow-body device geometry that is expected to overcome the high series resistance problem.

摘要翻译： 窄体FET，例如FinFET和触发器，与诸如平面体SiFET和平面部分耗尽SOI（PDSOI）FET的厚体器件相比，表现出优异的短沟道特性。 然而，窄体设备的一个常见问题是高串联电阻，通常会抵消短通道的好处。 高串联电阻是由于在SOI / BOX界面处的掺杂剂堆积或掺入到BOX中的掺杂物。 本公开描述了一种新颖的窄体装置几何形状，其预期将克服高串联电阻问题。

公开(公告)号：US08324940B2

公开(公告)日：2012-12-04

申请号：US12758939

申请日：2010-04-13

申请人： Sarunya Bangsaruntip ,  Guy Cohen ,  Amlan Majumdar ,  Jeffrey W. Sleight

发明人： Sarunya Bangsaruntip ,  Guy Cohen ,  Amlan Majumdar ,  Jeffrey W. Sleight

IPC分类号： H03K19/0948

CPC分类号： H03K19/20 ,  B82Y10/00 ,  G11C11/412 ,  G11C11/54 ,  H01L27/092 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/12 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/775 ,  H01L29/78696

摘要： An inverter device includes a first nanowire connected to a voltage source node and a ground node, a first p-type field effect transistor (pFET) device having a gate disposed on the first nanowire, and a first n-type field effect transistor (nFET) device having a gate disposed on the first nanowire.

摘要翻译： 逆变器装置包括连接到电压源节点和接地节点的第一纳米线，具有设置在第一纳米线上的栅极的第一p型场效应晶体管（pFET）器件和第一n型场效应晶体管（nFET ）器件，其具有设置在第一纳米线上的栅极。

公开(公告)号：US08178400B2

公开(公告)日：2012-05-15

申请号：US12567963

申请日：2009-09-28

申请人： Josephine B. Chang ,  Michael A. Guillorn ,  Isaac Lauer ,  Amlan Majumdar

发明人： Josephine B. Chang ,  Michael A. Guillorn ,  Isaac Lauer ,  Amlan Majumdar

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/7391 ,  H01L29/66356

摘要： A semiconductor fabrication method includes depositing a dummy gate layer onto a substrate, patterning the dummy gate layer, depositing a hardmask layer over the dummy gate layer, patterning the hardmask layer, etching a recess into the substrate, adjacent the dummy gate layer, depositing a semiconductor material into the recess, removing the hardmask layer, depositing replacement spacers onto the dummy gate layer, performing an oxide deposition over the dummy gate layer and replacement spacers, removing the dummy gate and replacement spacers, thereby forming a gate recess in the oxide and depositing a gate stack into the recess.

摘要翻译： 一种半导体制造方法，包括在基板上沉积虚拟栅极层，图案化虚拟栅极层，在伪栅极层上沉积硬掩模层，图案化硬掩模层，在凹模栅极层附近蚀刻到衬底中的凹陷， 将半导体材料进入凹部，去除硬掩模层，将替代间隔物沉积到伪栅极层上，在伪栅极层和替换间隔物上进行氧化物沉积，去除伪栅极和替换间隔物，从而在氧化物中形成栅极凹槽， 将栅极堆叠沉积到凹槽中。

公开(公告)号：US20120112309A1

公开(公告)日：2012-05-10

申请号：US13350889

申请日：2012-01-16

申请人： Robert H. Dennard ,  David R. Greenberg ,  Amlan Majumdar ,  Leathen Shi ,  Jeng-Bang Yau

发明人： Robert H. Dennard ,  David R. Greenberg ,  Amlan Majumdar ,  Leathen Shi ,  Jeng-Bang Yau

IPC分类号： H01L27/12 ,  H01L21/762

CPC分类号： H01L21/84 ,  H01L21/76254 ,  H01L21/76275 ,  H01L21/76283 ,  H01L27/1203

摘要： A semiconductor substrate structure for manufacturing integrated circuit devices includes a bulk substrate; a lower insulating layer formed on the bulk substrate, the lower insulating layer formed from a pair of separate insulation layers having a bonding interface therebetween; an electrically conductive layer formed on the lower insulating layer; an insulator with etch stop characteristics formed on the electrically conductive layer; an upper insulating layer formed on the etch stop layer; and a semiconductor layer formed on the upper insulating layer. A scheme of subsequently building a dual-depth shallow trench isolation with the deeper STI in the back gate layer self-aligned to the shallower STI in the active region in such a semiconductor substrate is also disclosed.

摘要翻译： 用于制造集成电路器件的半导体衬底结构包括块状衬底; 形成在所述本体基板上的下绝缘层，所述下绝缘层由一对具有接合界面的分离的绝缘层形成; 形成在下绝缘层上的导电层; 在所述导电层上形成具有蚀刻停止特性的绝缘体; 形成在所述蚀刻停止层上的上绝缘层; 以及形成在上绝缘层上的半导体层。 还公开了一种随后构建双深度浅沟槽隔离的方案，其中在与这种半导体衬底中的有源区域中较浅的STI自对准的背栅层中的较深STI相比较。

公开(公告)号：US20120104498A1

公开(公告)日：2012-05-03

申请号：US12912897

申请日：2010-10-27

申请人： Amlan Majumdar ,  Robert J. Miller ,  Muralidhar Ramachandran

发明人： Amlan Majumdar ,  Robert J. Miller ,  Muralidhar Ramachandran

IPC分类号： H01L27/12 ,  H01L21/84

CPC分类号： H01L29/66545 ,  H01L29/66772 ,  H01L29/7848 ,  H01L29/78618 ,  H01L29/78654

摘要： A method of forming a transistor device includes forming a dummy gate stack structure over an SOI starting substrate, comprising a bulk layer, a global BOX layer over the bulk layer, and an SOI layer over the global BOX layer. Self-aligned trenches are formed completely through portions of the SOI layer and the global BOX layer at source and drain regions. Silicon is epitaxially regrown in the source and drain regions, with a local BOX layer re-established in the epitaxially regrown silicon, adjacent to the global BOX layer. A top surface of the local BOX layer is below a top surface of the global BOX layer. Embedded source and drain stressors are formed in the source and drain regions, adjacent a channel region. Silicide contacts are formed on the source and drain regions. The dummy gate stack structure is removed, and a final gate stack structure is formed.

摘要翻译： 一种形成晶体管器件的方法包括：在SOI起始衬底上形成虚拟栅极堆叠结构，其包括体层，体层上的全局BOX层以及全局BOX层上的SOI层。 自对准沟槽通过SOI层和源极和漏极区域的全局BOX层的部分完全形成。 硅在源极和漏极区域中外延再生长，在外延重新生长的硅中重新建立局部BOX层，邻近全局BOX层。 本地BOX层的顶表面位于全局BOX层的顶表面之下。 在源极和漏极区域中形成嵌入的源极和漏极应力源，邻近沟道区域。 在源极和漏极区域上形成硅化物接触。 去除虚拟栅极堆叠结构，形成最终的栅极堆叠结构。

公开(公告)号：US20110303950A1

公开(公告)日：2011-12-15

申请号：US12815902

申请日：2010-06-15

申请人： Isaac Lauer ,  Amlan Majumdar ,  Paul M. Solomon ,  Steven J. Koester

发明人： Isaac Lauer ,  Amlan Majumdar ,  Paul M. Solomon ,  Steven J. Koester

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/165 ,  H01L29/7391

摘要： Exemplary embodiments include a method for fabricating a heterojunction tunnel field-effect-transistor (FET), the method including forming a gate region on a silicon layer of a silicon-on-insulator (SOI) substrate, forming a drain region on the silicon layer adjacent the gate region and forming a vertical heterojunction source region adjacent the gate region, wherein the vertical heterojunction source region generates a tunnel path inline with a gate field associated with the gate region.

摘要翻译： 示例性实施例包括用于制造异质结隧道场效应晶体管（FET）的方法，所述方法包括在绝缘体上硅（SOI）衬底的硅层上形成栅区，在硅层上形成漏极区 邻近所述栅极区域并形成与所述栅极区域相邻的垂直异质结源区域，其中所述垂直异质结源区域产生与所述栅极区域相关联的栅极场列的隧道路径。

公开(公告)号：US20110278543A1

公开(公告)日：2011-11-17

申请号：US12778517

申请日：2010-05-12

申请人： Sarunya Bangsaruntip ,  Guy M. Cohen ,  Amlan Majumdar ,  Jeffrey W. Sleight

发明人： Sarunya Bangsaruntip ,  Guy M. Cohen ,  Amlan Majumdar ,  Jeffrey W. Sleight

IPC分类号： H01L29/775 ,  H01L21/336

CPC分类号： H01L29/0669 ,  B82Y10/00 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/775 ,  H01L29/78696

摘要： A method of modifying a wafer having semiconductor disposed on an insulator is provided and includes establishing first and second regions of the wafer with different initial semiconductor thicknesses, forming pairs of semiconductor pads connected via respective nanowire channels at each of the first and second regions and reshaping the nanowire channels into nanowires each having a respective differing thickness reflective of the different initial semiconductor thicknesses at each of the first and second regions.

摘要翻译： 提供了一种修改具有设置在绝缘体上的半导体的晶片的方法，包括以不同的初始半导体厚度建立晶片的第一和第二区域，形成经由每个第一和第二区域上的相应纳米线通道连接的半导体焊盘对，并重塑 纳米线通道进入纳米线，每个纳米线具有反映第一和第二区域中的每一个处的不同初始半导体厚度的各自不同的厚度。

公开(公告)号：US07993995B2

公开(公告)日：2011-08-09

申请号：US12652428

申请日：2010-01-05

申请人： Amlan Majumdar ,  Renee Tong Mo ,  Zhibin Ren ,  Jeffrey Sleight

发明人： Amlan Majumdar ,  Renee Tong Mo ,  Zhibin Ren ,  Jeffrey Sleight

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L21/8238

CPC分类号： H01L29/78606 ,  H01L29/4908 ,  H01L29/6653 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78621

摘要： Metal-oxide semiconductor field effect transistor (MOSFET) devices having metal gate stacks and techniques for improving performance thereof are provided. In one aspect, a metal-oxide semiconductor device is provided comprising a substrate having a buried oxide layer at least a portion of which is configured to serve as a primary background oxygen getterer of the device; and a gate stack separated from the substrate by an interfacial oxide layer. The gate stack comprises a high-K layer over the interfacial oxide layer; and a metal gate layer over the high-K layer.

摘要翻译： 提供了具有金属栅叠层的金属氧化物半导体场效应晶体管（MOSFET）器件和用于提高其性能的技术。 一方面，提供一种金属氧化物半导体器件，其包括具有掩埋氧化物层的衬底，其中至少一部分被配置为用作器件的主要背景氧吸收器; 以及通过界面氧化物层与衬底分离的栅极叠层。 栅叠层包括在界面氧化物层上的高K层; 以及高K层上的金属栅极层。

公开(公告)号：US20110165739A1

公开(公告)日：2011-07-07

申请号：US13052702

申请日：2011-03-21

申请人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

发明人： Amlan Majumdar ,  Gen Pei ,  Zhibin Ren ,  Dinkar Singh ,  Jeffrey W. Sleight

IPC分类号： H01L21/336

CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

摘要： A method for improving channel carrier mobility in ultra-thin Silicon-on-oxide (UTSOI) FET devices by integrating an embedded pFET SiGe extension with raised source/drain regions. The method includes selectively growing embedded SiGe (eSiGe) extensions in pFET regions and forming strain-free raised Si or SiGe source/drain (RSD) regions on CMOS. The eSiGe extension regions enhance hole mobility in the pFET channels and reduce resistance in the pFET extensions. The strain-free raised source/drain regions reduce contact resistance in both UTSOI pFETs and nFETs.

摘要翻译： 通过将嵌入的pFET SiGe扩展与升高的源极/漏极区域集成来提高超薄硅上氧化物（UTSOI）FET器件中的沟道载流子迁移率的方法。 该方法包括选择性地生长pFET区域中的嵌入式SiGe（eSiGe）扩展，并在CMOS上形成无应力的升高的Si或SiGe源极/漏极（RSD）区域。 eSiGe延伸区增强了pFET通道中的空穴迁移率，并降低了pFET延伸中的电阻。 无应变的升高的源极/漏极区域减小了两个UTSOI pFET和nFET中的接触电阻。