公开(公告)号：US20070111441A1

公开(公告)日：2007-05-17

申请号：US11594808

申请日：2006-11-09

申请人： Cha-Won Koh ,  Byung-Hong Chung ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Seok-Hwan Oh ,  Jai-Hyuk Song ,  Hyun Park ,  Yool Kang

发明人： Cha-Won Koh ,  Byung-Hong Chung ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Seok-Hwan Oh ,  Jai-Hyuk Song ,  Hyun Park ,  Yool Kang

IPC分类号： H01L21/336 ,  H01L29/76

CPC分类号： H01L29/42324 ,  H01L27/115 ,  H01L27/11521

摘要： Provided are a nonvolatile memory device and a method of manufacturing the same. A floating gate electrode of the nonvolatile memory device may have a cross-shaped section as taken along a direction extending along a control gate electrode. The floating gate electrode may have an inverse T-shaped section as taken along a direction extending along an active region perpendicular to the control gate electrode. The floating gate electrode may include a lower gate pattern, a middle gate pattern and an upper gate pattern sequentially disposed on a gate insulation layer, in which the middle gate pattern is larger in width than the lower gate pattern and the upper gate pattern. A boundary between the middle gate pattern and the upper gate pattern may have a rounded corner.

摘要翻译： 提供一种非易失性存储器件及其制造方法。 非易失性存储器件的浮置栅极可以沿着沿着控制栅电极延伸的方向截取十字形截面。 浮置栅极可以具有沿着垂直于控制栅电极的有源区延伸的方向的T形截面。 浮栅电极可以包括顺序地设置在栅绝缘层上的下栅极图案，中栅极图案和上栅极图案，其中中间栅极图案的宽度大于下栅极图案和上栅极图案。 中间栅极图案和上部栅极图案之间的边界可以具有圆角。

公开(公告)号：US20070020565A1

公开(公告)日：2007-01-25

申请号：US11429071

申请日：2006-05-08

申请人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

发明人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

IPC分类号： G03F7/26

CPC分类号： G03F7/0035 ,  G03F7/40 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： Methods of fabricating a semiconductor device are provided. Methods of forming a finer pattern of a semiconductor device using a buffer layer for retarding, or preventing, bridge formation between patterns in the formation of a finer pattern below resolution limits of a photolithography process by double patterning are also provided. A first hard mask layer and/or a second hard mask layer may be formed on a layer of a substrate to be etched. A first etch mask pattern of a first pitch may be formed on the second hard mask layer. After a buffer layer is formed on the overall surface of the substrate, a second etch mask pattern of a second pitch may be formed thereon in a region between the first etch mask pattern. The buffer layer may be anisotropically etched using the second etch mask pattern as an etch mask, forming a buffer layer pattern. The second hard mask layer may be anisotropically etched using the first etch mask pattern and/or the buffer layer pattern as etch masks, forming a second hard mask pattern. The first hard mask layer may be anisotropically etched using the second hard mask pattern as an etch mask, forming a first hard mask pattern. The etched layer may be anisotropically etched using the first hard mask pattern as an etch mask.

摘要翻译： 提供制造半导体器件的方法。 还提供了使用缓冲层来形成更精细图案的半导体器件的方法，该缓冲层用于通过双重图案化来形成更精细图案的低于分辨率极限的光刻工艺的图案之间桥接形成。 可以在要蚀刻的基板的层上形成第一硬掩模层和/或第二硬掩模层。 可以在第二硬掩模层上形成第一间距的第一蚀刻掩模图案。 在衬底的整个表面上形成缓冲层之后，可以在第一蚀刻掩模图案之间的区域中形成第二间距的第二蚀刻掩模图案。 可以使用第二蚀刻掩模图案作为蚀刻掩模来各向异性地蚀刻缓冲层，形成缓冲层图案。 可以使用第一蚀刻掩模图案和/或缓冲层图案作为蚀刻掩模对第二硬掩模层进行各向异性蚀刻，形成第二硬掩模图案。 可以使用第二硬掩模图案作为蚀刻掩模对第一硬掩模层进行各向异性蚀刻，形成第一硬掩模图案。 蚀刻层可以使用第一硬掩模图案作为蚀刻掩模进行各向异性蚀刻。

公开(公告)号：US20050026385A1

公开(公告)日：2005-02-03

申请号：US10932032

申请日：2004-09-02

申请人： Dae-Joung Kim ,  Seok-Hwan Oh

发明人： Dae-Joung Kim ,  Seok-Hwan Oh

IPC分类号： H01L21/027 ,  G03F7/20 ,  H01L21/425 ,  H01L21/66

CPC分类号： G03F7/70633

摘要： In a method for forming a semiconductor device and a semiconductor device having an overlay mark, a first pattern for the semiconductor device is formed in a semiconductor device formation region of a semiconductor substrate and simultaneously in a first mark formation region of the semiconductor substrate. A second pattern for the semiconductor device is formed on a resultant structure in the semiconductor device formation region of the semiconductor substrate and simultaneously in a second mark formation region of the semiconductor substrate. The first and second patterns in the first and second mark formation regions, respectively, are inspected for misalignments using overlay marks formed to have shapes and sizes identical to those of real patterns in the semiconductor device formation region of the semiconductor substrate. By measuring misalignments of real patterns using the overlay marks, overlay mismatch between the semiconductor device formation region and the overlay mark may be prevented.

摘要翻译： 在用于形成半导体器件的方法和具有覆盖标记的半导体器件中，半导体器件的第一图案形成在半导体衬底的半导体器件形成区域中，同时在半导体衬底的第一标记形成区域中形成。 在半导体衬底的半导体器件形成区域中的合成结构上形成半导体器件的第二图案，并且同时在半导体衬底的第二标记形成区域中形成半导体器件的第二图案。 使用形成为具有与半导体衬底的半导体器件形成区域中的实际图案的形状和尺寸相同的形状和尺寸的覆盖标记来分别检查第一和第二标记形成区域中的第一和第二图案的未对准。 通过使用覆盖标记测量实际图案的不对准，可以防止半导体器件形成区域和覆盖标记之间的覆盖不匹配。

公开(公告)号：US07582899B2

公开(公告)日：2009-09-01

申请号：US11296921

申请日：2005-12-08

申请人： Cha-Won Koh ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Hyun-Jae Kang ,  Jang-Ho Shin

发明人： Cha-Won Koh ,  Sang-Gyun Woo ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Hyun-Jae Kang ,  Jang-Ho Shin

IPC分类号： H01L23/58 ,  H01L29/10

CPC分类号： H01L23/544 ,  G03F7/70633 ,  G03F9/7076 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： There are provided a semiconductor device having an overlay measurement mark, and a method of fabricating the same. The semiconductor device includes a scribe line region disposed on a semiconductor substrate. A first main scale layer having a first group of line and space patterns and a second group of line and space patterns is disposed on the scribe line region. Line-shaped second main scale patterns are disposed on space regions of the first group of the line and space patterns. Line-shaped vernier scale patterns are disposed on space regions of the second group of the line and space patterns. In the method, a first main scale layer having a first group of line and space patterns and a second group of line and space patterns is formed on a semiconductor substrate. Line-shaped second main scale patterns are formed on space regions of the first group of the line and space patterns. Line-shaped vernier scale patterns are formed on space regions of the second group of the line and space patterns.

摘要翻译： 提供了具有覆盖测量标记的半导体器件及其制造方法。 半导体器件包括设置在半导体衬底上的划线区域。 具有第一组线和空间图案的第一主刻度层和第二组线和空间图案组被布置在划线区域上。 线形的第二主刻度图案设置在第一组线和空间图案的空间区域上。 线状游标刻度图案设置在第二组线和空间图案的空间区域上。 在该方法中，在半导体衬底上形成具有第一组线和空间图案组以及第二组线和空间图案组的第一主刻度层。 线形的第二主刻度图案形成在第一组线和空间图案的空间区域上。 在第二组线和空间图案的空间区域上形成线形游标刻度图案。

公开(公告)号：US07560768B2

公开(公告)日：2009-07-14

申请号：US11594808

申请日：2006-11-09

申请人： Cha-Won Koh ,  Byung-Hong Chung ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Seok-Hwan Oh ,  Jai-Hyuk Song ,  Hyun Park ,  Yool Kang

发明人： Cha-Won Koh ,  Byung-Hong Chung ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Seok-Hwan Oh ,  Jai-Hyuk Song ,  Hyun Park ,  Yool Kang

IPC分类号： H01L29/788

CPC分类号： H01L29/42324 ,  H01L27/115 ,  H01L27/11521

摘要： Provided are a nonvolatile memory device and a method of manufacturing the same. A floating gate electrode of the nonvolatile memory device may have a cross-shaped section as taken along a direction extending along a control gate electrode. The floating gate electrode may have an inverse T-shaped section as taken along a direction extending along an active region perpendicular to the control gate electrode. The floating gate electrode may include a lower gate pattern, a middle gate pattern and an upper gate pattern sequentially disposed on a gate insulation layer, in which the middle gate pattern is larger in width than the lower gate pattern and the upper gate pattern. A boundary between the middle gate pattern and the upper gate pattern may have a rounded corner.

摘要翻译： 提供一种非易失性存储器件及其制造方法。 非易失性存储器件的浮置栅极可以沿着沿着控制栅电极延伸的方向截取十字形截面。 浮置栅极可以具有沿着垂直于控制栅电极的有源区延伸的方向的T形截面。 浮栅电极可以包括顺序地设置在栅绝缘层上的下栅极图案，中栅极图案和上栅极图案，其中中间栅极图案的宽度大于下栅极图案和上栅极图案。 中间栅极图案和上部栅极图案之间的边界可以具有圆角。

公开(公告)号：US20090147225A1

公开(公告)日：2009-06-11

申请号：US12292731

申请日：2008-11-25

申请人： Sang-Yoon Woo ,  Yong-Jin Cho ,  Seok-Hwan Oh

发明人： Sang-Yoon Woo ,  Yong-Jin Cho ,  Seok-Hwan Oh

IPC分类号： G03B27/52 ,  G03B27/42

CPC分类号： G03F7/70341

摘要： An apparatus for manufacturing a semiconductor device and a method for manufacturing a semiconductor device using the apparatus may be provided. The manufacturing apparatus may include a liquid supplying portion for forming a liquid film, and a gas supplying unit that may rotate to discharge gas at a wide range of angles. The manufacturing method may include forming a shape and size of a liquid film common to the shape and size of an exposure region through adjusting the direction and pressure in which gas may be discharged to the substrate. Thus, the speed at which a substrate may be moved may be increased, and morphology differences of a substrate may be reduced.

摘要翻译： 可以提供一种用于制造半导体器件的设备和使用该设备制造半导体器件的方法。 制造装置可以包括用于形成液膜的液体供应部分和可以旋转以在宽范围角度排出气体的气体供应单元。 制造方法可以包括通过调节将气体排出到基板的方向和压力来形成与曝光区域的形状和尺寸共同的液膜的形状和尺寸。 因此，衬底可能被移动的速度可能增加，并且可能降低衬底的形态差异。

公开(公告)号：US07540970B2

公开(公告)日：2009-06-02

申请号：US11429071

申请日：2006-05-08

申请人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

发明人： Cha-Won Koh ,  Sang-Gyun Woo ,  Jeong-Lim Nam ,  Kyeong-Koo Chi ,  Seok-Hwan Oh ,  Gi-Sung Yeo ,  Seung-Pil Chung ,  Heung-Sik Park

IPC分类号： C03C15/00

CPC分类号： G03F7/0035 ,  G03F7/40 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： Methods of fabricating a semiconductor device are provided. Methods of forming a finer pattern of a semiconductor device using a buffer layer for retarding, or preventing, bridge formation between patterns in the formation of a finer pattern below resolution limits of a photolithography process by double patterning are also provided. A first hard mask layer and/or a second hard mask layer may be formed on a layer of a substrate to be etched. A first etch mask pattern of a first pitch may be formed on the second hard mask layer. After a buffer layer is formed on the overall surface of the substrate, a second etch mask pattern of a second pitch may be formed thereon in a region between the first etch mask pattern. The buffer layer may be anisotropically etched using the second etch mask pattern as an etch mask, forming a buffer layer pattern. The second hard mask layer may be anisotropically etched using the first etch mask pattern and/or the buffer layer pattern as etch masks, forming a second hard mask pattern. The first hard mask layer may be anisotropically etched using the second hard mask pattern as an etch mask, forming a first hard mask pattern. The etched layer may be anisotropically etched using the first hard mask pattern as an etch mask.

摘要翻译： 提供制造半导体器件的方法。 还提供了使用缓冲层来形成更精细图案的半导体器件的方法，该缓冲层用于通过双重图案化来形成更精细图案的低于分辨率极限的光刻工艺的图案之间桥接形成。 可以在要蚀刻的基板的层上形成第一硬掩模层和/或第二硬掩模层。 可以在第二硬掩模层上形成第一间距的第一蚀刻掩模图案。 在衬底的整个表面上形成缓冲层之后，可以在第一蚀刻掩模图案之间的区域中形成第二间距的第二蚀刻掩模图案。 可以使用第二蚀刻掩模图案作为蚀刻掩模来各向异性地蚀刻缓冲层，形成缓冲层图案。 可以使用第一蚀刻掩模图案和/或缓冲层图案作为蚀刻掩模对第二硬掩模层进行各向异性蚀刻，形成第二硬掩模图案。 可以使用第二硬掩模图案作为蚀刻掩模对第一硬掩模层进行各向异性蚀刻，形成第一硬掩模图案。 蚀刻层可以使用第一硬掩模图案作为蚀刻掩模进行各向异性蚀刻。

公开(公告)号：US20070064232A1

公开(公告)日：2007-03-22

申请号：US11513181

申请日：2006-08-31

申请人： Duck-Sun Yang ,  Yun-Hee Cho ,  Seok-Hwan Oh ,  Gi-Sung Yeo

发明人： Duck-Sun Yang ,  Yun-Hee Cho ,  Seok-Hwan Oh ,  Gi-Sung Yeo

IPC分类号： G01B11/00

CPC分类号： G03F7/70633 ,  G03F7/70491

摘要： Described is a method and system for measuring overlay of a semiconductor device. The method may include obtaining reference sample data and misaligned sample data from scattering data of a reference sample and misaligned samples, assigning reference fitting values based on the reference sample data and the misaligned sample data, collecting target wafer scattering data from a target wafer, evaluating a target wafer fitting value based on the reference sample data and the target wafer scattering data and comparing the target wafer fitting value with the reference fitting values to determine a target wafer misaligned value relating to the overlay between the first pattern and the second pattern of a target wafer.

摘要翻译： 描述了用于测量半导体器件的覆盖层的方法和系统。 该方法可以包括从参考样本和未对准样本的散射数据获得参考样本数据和未对准样本数据，基于参考样本数据和未对准样本数据分配参考拟合值，从目标晶片收集目标晶片散射数据，评估 基于参考样本数据和目标晶片散射数据的目标晶片拟合值，并将目标晶片拟合值与参考拟合值进行比较，以确定与第一图案和第二图案之间的覆盖层相关的目标晶片未对准值 目标晶圆。

公开(公告)号：US07027636B2

公开(公告)日：2006-04-11

申请号：US09983741

申请日：2001-10-25

申请人： Seok-Hwan Oh

发明人： Seok-Hwan Oh

IPC分类号： G06K9/00

CPC分类号： G06T7/0004 ,  G06T7/0002 ,  G06T7/60 ,  G06T7/62 ,  G06T2200/24 ,  G06T2207/30148

摘要： A method of detecting measurement errors in a measurement system includes: a) imaging a pattern, the imaged pattern including a plurality of critical dimension measurement dots, and b) automatically detecting a non-smooth connection of the plurality of the critical dimension measurement dots.

公开(公告)号：US06803292B2

公开(公告)日：2004-10-12

申请号：US10602149

申请日：2003-06-25

申请人： Dae-Joung Kim ,  Seok-Hwan Oh

发明人： Dae-Joung Kim ,  Seok-Hwan Oh

IPC分类号： H01L2176

CPC分类号： G03F7/70633

摘要： In a method for forming a semiconductor device and a semiconductor device having an overlay mark, a first pattern for the semiconductor device is formed in a semiconductor device formation region of a semiconductor substrate and simultaneously in a first mark formation region of the semiconductor substrate. A second pattern for the semiconductor device is formed on a resultant structure in the semiconductor device formation region of the semiconductor substrate and simultaneously in a second mark formation region of the semiconductor substrate. The first and second patterns in the first and second mark formation regions, respectively, are inspected for misalignments using overlay marks formed to have shapes and sizes identical to those of real patterns in the semiconductor device formation region of the semiconductor substrate. By measuring misalignments of real patterns using the overlay marks, overlay mismatch between the semiconductor device formation region and the overlay mark may be prevented.

摘要翻译： 在用于形成半导体器件的方法和具有覆盖标记的半导体器件中，半导体器件的第一图案形成在半导体衬底的半导体器件形成区域中，同时在半导体衬底的第一标记形成区域中形成。 在半导体衬底的半导体器件形成区域中的合成结构上形成半导体器件的第二图案，并且同时在半导体衬底的第二标记形成区域中形成半导体器件的第二图案。 使用形成为具有与半导体衬底的半导体器件形成区域中的实际图案的形状和尺寸相同的形状和尺寸的覆盖标记来分别检查第一和第二标记形成区域中的第一和第二图案的未对准。 通过使用覆盖标记测量实际图案的不对准，可以防止半导体器件形成区域和覆盖标记之间的覆盖不匹配。