公开(公告)号：US20070281410A1

公开(公告)日：2007-12-06

申请号：US11447565

申请日：2006-06-05

申请人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

发明人： Yong Meng Lee ,  Young Way Teh ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  Hui Peng Koh ,  John Sudijono ,  Liang Choo Hsia

IPC分类号： H01L21/8234

CPC分类号： H01L21/823864 ,  H01L21/823871 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833

摘要： A first example embodiment provides a method of removing first spacers from gates and incorporating a low-k material into the ILD layer to increase device performance. A second example embodiment comprises replacing the first spacers after silicidation with low-k spacers. This serves to reduce the parasitic capacitances. Also, by implementing the low-k spacers only after silicidation, the embodiments' low-k spacers are not compromised by multiple high dose ion implantations and resist strip steps. The example embodiments can improve device performance, such as the performance of a rim oscillator.

摘要翻译： 第一示例性实施例提供了从栅极去除第一间隔物并将低k材料并入到ILD层中以提高器件性能的方法。 第二示例性实施例包括用低k间隔物硅化后替换第一间隔物。 这用于减小寄生电容。 此外，通过仅在硅化后实现低k间隔物，实施方案的低k间隔物不受多次高剂量离子注入和抗蚀剂剥离步骤的影响。 示例性实施例可以提高设备性能，例如边缘振荡器的性能。

公开(公告)号：US20070138564A1

公开(公告)日：2007-06-21

申请号：US11304455

申请日：2005-12-15

申请人： Khee Lim ,  Victor Chan ,  Eng Lim ,  Wenhe Lin ,  Jamin Fen

发明人： Khee Lim ,  Victor Chan ,  Eng Lim ,  Wenhe Lin ,  Jamin Fen

IPC分类号： H01L21/8238 ,  H01L29/78

CPC分类号： H01L21/823807 ,  H01L21/3003 ,  H01L21/76802 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76895 ,  H01L21/823864 ,  H01L29/7843

摘要： A method for forming a device with both PFET and NFET transistors using a PFET compressive etch stop liner and a NFET tensile etch stop liner and two anneals in a deuterium containing atmosphere. The method comprises: providing a NFET transistor in a NFET region and a PFET transistor in a PFET region. We form a NFET tensile contact etch-stop liner over the NFET region. Then we perform a first deuterium anneal. We form a PFET compressive etch stop liner over the PFET region. We form a (ILD) dielectric layer with contact openings over the substrate. We perform a second deuterium anneal. The temperature of the second deuterium anneal is less than the temperature of the first deuterium anneal.

摘要翻译： 使用PFET压缩蚀刻停止衬垫和NFET拉伸蚀刻停止衬垫以及在含氘气氛中的两个退火来形成具有PFET和NFET晶体管的器件的方法。 该方法包括：在PFET区域中的NFET区域中提供NFET晶体管和PFET晶体管。 我们在NFET区域上形成NFET拉伸接触蚀刻停止衬垫。 然后我们进行第一次氘退火。 我们在PFET区域上形成PFET压电蚀刻停止衬垫。 我们在衬底上形成具有接触开口的（ILD）电介质层。 我们进行第二次氘退火。 第二次氘退火的温度小于第一次氘退火的温度。

公开(公告)号：US20060151843A1

公开(公告)日：2006-07-13

申请号：US10905580

申请日：2005-01-12

申请人： Haining Yang ,  Xiangdong Chen ,  Yong Lee ,  Wenhe Lin

发明人： Haining Yang ,  Xiangdong Chen ,  Yong Lee ,  Wenhe Lin

IPC分类号： H01L29/94

CPC分类号： H01L21/26513 ,  H01L21/26506 ,  H01L21/823807 ,  H01L29/1033 ,  H01L29/4933 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7842 ,  H01L29/7843

摘要： A method of reducing hot carrier degradation and a semiconductor structure so formed are disclosed. One embodiment of the method includes depositing a silicon nitride layer over a transistor device, ion implanting a species into the silicon nitride layer to drive hydrogen from the silicon nitride layer, and annealing to diffuse the hydrogen into a channel region of the transistor device. The species may be chosen from, for example: germanium (Ge), arsenic (As), xenon (Xe), nitrogen (N), oxygen (O), carbon (C), boron (B), indium (In), argon (Ar), helium (He), and deuterium (De). The ion implantation modulates atoms in the silicon nitride layer such as hydrogen, nitrogen and hydrogen-nitrogen bonds such that hydrogen can be controllably diffused into the channel region.

摘要翻译： 公开了减少热载流子劣化的方法和如此形成的半导体结构。 该方法的一个实施例包括在晶体管器件上沉积氮化硅层，将物质离子注入到氮化硅层中以从氮化硅层驱动氢，以及退火以将氢扩散到晶体管器件的沟道区域。 该物质可以选自例如：锗（Ge），砷（As），氙（Xe），氮（N），氧（O），碳（C），硼（B），铟（In） 氩（Ar），氦（He）和氘（De）。 离子注入调节氮化硅层中的原子，例如氢，氮和氢 - 氮键，使得氢可以可控地扩散到沟道区中。

公开(公告)号：US06670248B1

公开(公告)日：2003-12-30

申请号：US10213610

申请日：2002-08-07

申请人： Chew Hoe Ang ,  Wenhe Lin ,  Jia Zhen Zheng

发明人： Chew Hoe Ang ,  Wenhe Lin ,  Jia Zhen Zheng

IPC分类号： H01L21336

CPC分类号： H01L21/28194 ,  H01L21/823462 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

摘要： A method for forming, on a semiconductor substrate, a dielectric layer having a variable thickness and composition. The dielectric layer so formed can be used to form electronic devices such as MOSFETS and CMOSFETS that require gate dielectrics of different thicknesses. On a silicon substrate in accord with the preferred embodiment, the method requires the formation of three regions, two with SiO2 layers of different thicknesses and a third region of substrate with no oxide. A final thin layer of high-k dielectric is formed covering the three regions, so that the region with no oxide has the thinnest dielectric layer of only high-k material and the other two regions have the high-k dielectric over SiO2 layers of different thickness. A final layer of gate electrode material can be formed and patterned to form the required device structure.

摘要翻译： 一种在半导体衬底上形成具有可变厚度和组成的介电层的方法。 如此形成的电介质层可用于形成需要不同厚度栅极电介质的电子器件，如MOSFET和CMOSFET。 在根据优选实施例的硅衬底上，该方法需要形成三个区域，两个具有不同厚度的SiO 2层和没有氧化物的衬底的第三区域。 形成了覆盖三个区域的最终的高k电介质的薄层，使得没有氧化物的区域具有仅最高k材料的最薄的电介质层，而另外两个区域具有不同SiO 2层上的高k电介质 厚度。 可以形成和图案化最终的栅电极材料层以形成所需的器件结构。

公开(公告)号：US08148221B2

公开(公告)日：2012-04-03

申请号：US12581207

申请日：2009-10-19

申请人： Khee Yong Lim ,  Victor Chan ,  Eng Hua Lim ,  Wenhe Lin ,  Jamin F. Fen

发明人： Khee Yong Lim ,  Victor Chan ,  Eng Hua Lim ,  Wenhe Lin ,  Jamin F. Fen

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： H01L21/823807 ,  H01L21/3003 ,  H01L21/76802 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76895 ,  H01L21/823864 ,  H01L29/7843

摘要： A method for forming a device with both PFET and NFET transistors using a PFET compressive etch stop liner and a NFET tensile etch stop liner and two anneals in a deuterium containing atmosphere. The method comprises: providing a NFET transistor in a NFET region and a PFET transistor in a PFET region. We form a NFET tensile contact etch-stop liner over the NFET region. Then we perform a first deuterium anneal. We form a PFET compressive etch stop liner over the PFET region. We form a (ILD) dielectric layer with contact openings over the substrate. We perform a second deuterium anneal. The temperature of the second deuterium anneal is less than the temperature of the first deuterium anneal.

摘要翻译： 使用PFET压缩蚀刻停止衬垫和NFET拉伸蚀刻停止衬垫以及在含氘气氛中的两个退火来形成具有PFET和NFET晶体管的器件的方法。 该方法包括：在PFET区域中的NFET区域中提供NFET晶体管和PFET晶体管。 我们在NFET区域上形成NFET拉伸接触蚀刻停止衬垫。 然后我们进行第一次氘退火。 我们在PFET区域上形成PFET压电蚀刻停止衬垫。 我们在衬底上形成具有接触开口的（ILD）电介质层。 我们进行第二次氘退火。 第二次氘退火的温度小于第一次氘退火的温度。

公开(公告)号：US07999325B2

公开(公告)日：2011-08-16

申请号：US12241073

申请日：2008-09-30

申请人： Young Way Teh ,  Yong Meng Lee ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  John Sudijono ,  Hui Peng Koh ,  Liang Choo Hsia

发明人： Young Way Teh ,  Yong Meng Lee ,  Chung Woh Lai ,  Wenhe Lin ,  Khee Yong Lim ,  Wee Leng Tan ,  John Sudijono ,  Hui Peng Koh ,  Liang Choo Hsia

IPC分类号： H01L21/00

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： An example process to remove spacers from the gate of a NMOS transistor. A stress creating layer is formed over the NMOS and PMOS transistors and the substrate. In an embodiment, the spacers on gate are removed so that stress layer is closer to the channel of the device. The stress creating layer is preferably a tensile nitride layer. The stress creating layer is preferably a contact etch stop liner layer. In an embodiment, the gates, source and drain region have a silicide layer thereover before the stress creating layer is formed. The embodiment improves the performance of the NMOS transistors.

摘要翻译： 从NMOS晶体管的栅极去除间隔物的示例性过程。 在NMOS和PMOS晶体管和衬底上形成应力产生层。 在一个实施例中，栅极上的间隔物被去除，使得应力层更靠近器件的通道。 应力产生层优选为拉伸氮化物层。 应力产生层优选为接触蚀刻停止衬层。 在一个实施例中，在形成应力产生层之前，栅极，源极和漏极区域之前具有硅化物层。 该实施例改善了NMOS晶体管的性能。

公开(公告)号：US07993997B2

公开(公告)日：2011-08-09

申请号：US11865563

申请日：2007-10-01

申请人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

发明人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7845

摘要： The present invention provides a method of inducing stress in a semiconductor device substrate by applying an ion implantation to a gate region before a source/drain annealing process. The source/drain region may then be annealed along with the gate which will cause the gate to expand in certain areas due to said ion implantation. As a result, stress caused by said expansion of the gate is transferred to the channel region in the semiconductor substrate.

摘要翻译： 本发明提供了一种通过在源/漏退火处理之前将栅极区域施加离子注入来在半导体器件衬底中引起应力的方法。 然后可以将栅极/漏极区域与栅极退火，由于所述离子注入将导致栅极在某些区域中膨胀。 结果，由栅极的所述膨胀引起的应力被转移到半导体衬底中的沟道区域。

公开(公告)号：US20090085122A1

公开(公告)日：2009-04-02

申请号：US11865563

申请日：2007-10-01

申请人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

发明人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7845

摘要： The present invention provides a method of inducing stress in a semiconductor device substrate by applying an ion implantation to a gate region before a source/drain annealing process. The source/drain region may then be annealed along with the gate which will cause the gate to expand in certain areas due to said ion implantation. As a result, stress caused by said expansion of the gate is transferred to the channel region in the semiconductor substrate.

摘要翻译： 本发明提供了一种通过在源/漏退火处理之前将栅极区域施加离子注入来在半导体器件衬底中引起应力的方法。 然后可以将栅极/漏极区域与栅极退火，由于所述离子注入将导致栅极在某些区域中膨胀。 结果，由栅极的所述膨胀引起的应力被转移到半导体衬底中的沟道区域。

公开(公告)号：US20060252194A1

公开(公告)日：2006-11-09

申请号：US11122667

申请日：2005-05-04

申请人： Khee Lim ,  Wenhe Lin ,  Chung Lai ,  Yong Lee ,  Liang Hsia ,  Young Teh ,  John Sudijono ,  Wee Tan ,  Hui Koh

发明人： Khee Lim ,  Wenhe Lin ,  Chung Lai ,  Yong Lee ,  Liang Hsia ,  Young Teh ,  John Sudijono ,  Wee Tan ,  Hui Koh

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： An example method embodiment forms spacers that create tensile stress on the substrate on both the PFET and NFET regions. We form PFET and NFET gates and form tensile spacers on the PFET and NFET gates. We implant first ions into the tensile PFET spacers to form neutralized stress PFET spacers. The neutralized stress PFET spacers relieve the tensile stress created by the tensile stress spacers on the substrate. This improves device performance.

摘要翻译： 示例性方法实施例形成在PFET和NFET区域上在衬底上产生拉伸应力的间隔物。 我们形成PFET和NFET栅极，并在PFET和NFET栅极上形成拉伸间隔物。 我们将第一离子注入拉伸的PFET间隔物中以形成中和的应力PFET间隔物。 中和的应力PFET间隔物减轻了由衬底上的拉伸应力间隔物产生的拉伸应力。 这提高了设备​​性能。

公开(公告)号：US07022625B2

公开(公告)日：2006-04-04

申请号：US10205517

申请日：2002-07-25

申请人： Chew Hoe Ang ,  Alan Lek ,  Wenhe Lin

发明人： Chew Hoe Ang ,  Alan Lek ,  Wenhe Lin

IPC分类号： H01L21/31

CPC分类号： H01L21/28185 ,  H01L21/28194 ,  H01L21/28211 ,  H01L21/324 ,  H01L21/823842 ,  H01L29/513 ,  H01L29/518

摘要： A method of forming a silicon nitride-silicon dioxide, composite gate dielectric layer, offering reduced risk of boron penetration from an overlying boron doped polysilicon gate structure, has been developed. A porous, silicon rich silicon nitride layer is first deposited on a semiconductor substrate, allowing a subsequent thermal oxidation procedure to grow a thin silicon dioxide layer on the semiconductor substrate, underlying the porous, silicon rich silicon nitride layer. A two step anneal procedure is then employed with a first step performed in a nitrogen containing ambient to densify the porous, silicon rich silicon nitride layer, while a second step of the anneal procedure, performed in an inert ambient at a high temperature, reduces the foxed charge at the silicon dioxide-semiconductor interface.

摘要翻译： 已经开发了形成氮化硅 - 二氧化硅，复合栅极介电层的方法，其从上覆的硼掺杂的多晶硅栅极结构中降低了硼渗透的风险。 首先在半导体衬底上沉积多孔，富硅的氮化硅层，允许随后的热氧化过程在半导体衬底上生长薄的二氧化硅层，位于多孔富硅氮化硅层下面。 然后使用两步退火程序，在含氮环境中进行的第一步骤以致密化多孔富硅氮化硅层，而在惰性环境中在高温下进行的退火程序的第二步减少了 在二氧化硅 - 半导体界面处的富氧电荷。