公开(公告)号：US08017933B2

公开(公告)日：2011-09-13

申请号：US12164982

申请日：2008-06-30

申请人： Ravi Pillarisetty ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Gilbert Dewey ,  Willy Rachmady ,  Titash Rakshit

发明人： Ravi Pillarisetty ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Gilbert Dewey ,  Willy Rachmady ,  Titash Rakshit

IPC分类号： H01L31/072

CPC分类号： H01L29/7784 ,  H01L29/201 ,  H01L29/4236 ,  H01L29/66462

摘要： A compositionally-graded quantum well channel for a semiconductor device is described. A semiconductor device includes a semiconductor hetero-structure disposed above a substrate and having a compositionally-graded quantum-well channel region. A gate electrode is disposed in the semiconductor hetero-structure, above the compositionally-graded quantum-well channel region. A pair of source and drain regions is disposed on either side of the gate electrode.

摘要翻译： 描述了用于半导体器件的组成级分量子阱沟道。 半导体器件包括设置在衬底之上并具有组成级分的量子阱沟道区的半导体异质结构。 在半导体异质结构中，栅极电极设置在成分梯度的量子阱沟道区之上。 一对源区和漏区设置在栅电极的两侧。

公开(公告)号：US20110147795A1

公开(公告)日：2011-06-23

申请号：US12646436

申请日：2009-12-23

申请人： Willy Rachmady ,  Marko Radosavljevic ,  Gilbert Dewey ,  Robert S. Chau

发明人： Willy Rachmady ,  Marko Radosavljevic ,  Gilbert Dewey ,  Robert S. Chau

IPC分类号： H01L29/78 ,  H01L21/335

CPC分类号： H01L29/7786 ,  H01L29/2003 ,  H01L29/513 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/78

摘要： A group III chalcogenide layer for interfacing a high-k dielectric to a III-V semiconductor surface and methods of forming the same. A III-V QWFET includes a gate stack which comprises a high-K gate dielectric layer disposed on an interfacial layer comprising a group III chalcogenide. In an embodiment, a III-V semiconductor surface comprising a native oxide is sequentially exposed to TMA and H2S provided in an ALD process to remove substantially all the native oxide and form an Al2S3 layer on the semiconductor surface.

摘要翻译： 用于将高k电介质与III-V半导体表面接合的III族硫属化物层及其形成方法。 III-V QWFET包括栅极堆叠，其包括设置在包含III族硫族化物的界面层上的高K栅极电介质层。 在一个实施方案中，包含天然氧化物的III-V半导体表面依次暴露于在ALD工艺中提供的TMA和H 2 S以去除基本上所有的天然氧化物并在半导体表面上形成Al 2 S 3层。

公开(公告)号：US20110147713A1

公开(公告)日：2011-06-23

申请号：US12646621

申请日：2009-12-23

申请人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Benjamin Chu-Kung ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Jack T. Kavalieros ,  Willy Rachmady ,  Niloy Mukherjee ,  Robert S. Chau

IPC分类号： H01L29/66 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

摘要： Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

摘要翻译： 公开了用于向半导体异质结构中形成的器件提供低电阻自对准触点的技术。 这些技术可以用于例如形成与在III-V和SiGe / Ge材料系统中制造的量子阱晶体管的栅极，源极和漏极区的接触。 不同于在源极/漏极接触到栅极之间的相对大的空间的常规接触工艺流程，由本文所描述的技术提供的所得到的源极和漏极触点是自对准的，因为每个触点与栅电极对准并且被隔离 通过间隔材料。

公开(公告)号：US07888220B2

公开(公告)日：2011-02-15

申请号：US12146584

申请日：2008-06-26

申请人： Willy Rachmady ,  James Blackwell

发明人： Willy Rachmady ,  James Blackwell

IPC分类号： H01L21/336 ,  H01L21/44

CPC分类号： H01L29/511 ,  H01L21/76834 ,  H01L21/76897 ,  H01L29/66545

摘要： A semiconductor device comprising a substrate having a transistor that includes a metal gate structure; a first oxide layer formed over the substrate; a silane layer formed on the first oxide layer; and a non-conductive metal oxide layer grown on the metal gate structure, wherein the silane layer inhibits nucleation and growth of the non-conductive metal oxide layer.

摘要翻译： 一种半导体器件，包括具有包括金属栅极结构的晶体管的衬底; 形成在所述基板上的第一氧化物层; 形成在所述第一氧化物层上的硅烷层; 以及在所述金属栅极结构上生长的非导电金属氧化物层，其中所述硅烷层抑制所述非导电金属氧化物层的成核和生长。

公开(公告)号：US07816218B2

公开(公告)日：2010-10-19

申请号：US12228615

申请日：2008-08-14

申请人： Jason Klaus ,  Sean King ,  Willy Rachmady

发明人： Jason Klaus ,  Sean King ,  Willy Rachmady

IPC分类号： H01L21/00

CPC分类号： H01L21/76834 ,  H01L21/31105 ,  H01L21/76816 ,  H01L29/6659 ,  H01L29/7833

摘要： A microelectronic device includes a metal gate with a metal gate upper surface. The metal gate is disposed in an interlayer dielectric first layer. The interlayer dielectric first layer also has an upper surface that is coplanar with the metal gate upper surface. A dielectric etch stop layer is disposed on the metal gate upper surface but not on the interlayer dielectric first layer upper surface.

摘要翻译： 微电子器件包括具有金属栅极上表面的金属栅极。 金属栅极设置在层间电介质第一层中。 层间电介质第一层还具有与金属栅极上表面共面的上表面。 电介质蚀刻停止层设置在金属栅极上表面上，但不设置在层间电介质第一层上表面上。

公开(公告)号：US07763317B2

公开(公告)日：2010-07-27

申请号：US11694781

申请日：2007-03-30

申请人： James M. Blackwell ,  Willy Rachmady ,  Gregory J. Kearns ,  Darryl J. Morrison

发明人： James M. Blackwell ,  Willy Rachmady ,  Gregory J. Kearns ,  Darryl J. Morrison

IPC分类号： C23C16/00

CPC分类号： H01L21/0228 ,  H01L21/02178 ,  H01L21/306 ,  H01L21/3141

摘要： Surface preparation of a compound semiconductor surface, such as indium antimonide (InSb), with a triflating agent, such as triflic anhydride or a trifluoroacetylating agent, such as trifluoroacetic anhydride is described. In one embodiment, the triflating or trifluoroacetylating passivates the compound semiconductor surface by terminating the surface with triflate trifluoroacetate groups. In a further embodiment, a triflating agent or trifluoroacetylating agent is employed to first convert a thin native oxide present on a compound semiconductor surface to a soluble species. In another embodiment, the passivated compound semiconductor surface is activated in an ALD chamber by reacting the triflate or trifluoroacetate protecting groups with a protic source, such as water (H2O). Metalorganic precursors are then introduced in the ALD chamber to form a good quality interfacial layer, such as aluminum oxide (Al2O3), on the compound semiconductor surface.

摘要翻译： 描述了化合物半导体表面如铟锑酸盐（InSb）与三氟甲磺酸酐或三氟乙酰化剂如三氟乙酸酐之类的三氟甲磺酸酯的表面处理。 在一个实施方案中，三氟甲磺酸酯或三氟乙酰化剂通过用三氟甲磺酸酯三氟乙酸酯基团终止表面而钝化化合物半导体表面。 在另一个实施方案中，使用三氟甲磺酸酯或三氟乙酰化剂来将存在于化合物半导体表面上的薄的天然氧化物转化为可溶物质。 在另一个实施方案中，通过使三氟甲磺酸酯或三氟乙酸酯保护基团与质子源如水（H 2 O）反应，钝化的化合物半导体表面在ALD室中活化。 然后将金属有机前体引入ALD室中以在化合物半导体表面上形成良好质量的界面层，例如氧化铝（Al 2 O 3）。

公开(公告)号：US07704835B2

公开(公告)日：2010-04-27

申请号：US11648512

申请日：2006-12-29

申请人： Rajwinder Singh ,  Willy Rachmady ,  Uday Shah ,  Jack T. Kavalieros

发明人： Rajwinder Singh ,  Willy Rachmady ,  Uday Shah ,  Jack T. Kavalieros

IPC分类号： H01L21/336

CPC分类号： H01L29/66795 ,  B81C1/00126 ,  H01L21/31111 ,  H01L21/31116 ,  H01L29/42384 ,  H01L29/7851

摘要： A selective spacer for semiconductor and MEMS devices and method of manufacturing the same. In an embodiment, a selective spacer is formed adjacent to a first non-planar body having a greater sidewall height than a second non-planar semiconductor body in a self-aligned manner requiring no patterned etch operations. In a particular embodiment, a margin layer of a particular thickness is utilized to augment an existing structure and provide sufficient margin to protect a sidewall with a spacer that is first anisotropically defined and then isotropically defined. In another embodiment, the selective spacer formation prevents etch damage by terminating the anisotropic etch before a semiconductor surface is exposed.

摘要翻译： 用于半导体和MEMS器件的选择性间隔器及其制造方法。 在一个实施例中，选择性间隔件以不需要图案化蚀刻操作的自对准方式形成为与具有比第二非平面半导体本体更大的侧壁高度的第一非平面主体相邻。 在特定实施例中，利用特定厚度的边缘层来增加现有结构并提供足够的余量以保护具有首先各向异性限定然后各向同性地限定的间隔物的侧壁。 在另一个实施例中，选择性间隔物形成通过在半导体表面暴露之前终止各向异性蚀刻来防止蚀刻损伤。

公开(公告)号：US20100072580A1

公开(公告)日：2010-03-25

申请号：US12620523

申请日：2009-11-17

申请人： Mohamad A. Shaheen ,  Willy Rachmady ,  Peter Toichinsky

发明人： Mohamad A. Shaheen ,  Willy Rachmady ,  Peter Toichinsky

IPC分类号： H01L29/04

CPC分类号： H01L21/76251 ,  H01L21/823807 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/045 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01021 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A multi-layered substrate with bulk substrate characteristics and processes for the fabrication of such substrates are herein disclosed. The multi-layered substrate can include a first layer, a second layer and an interfacial layer therebetween. The first and second layers can be silicon, germanium, or any other suitable material of the same or different crystal orientations. The interfacial layer can be an oxide layer from about 5 Angstroms to about 50 Angstroms.

摘要翻译： 本文公开了具有体基板特性的多层基板和用于制造这种基板的工艺。 多层基板可以包括第一层，第二层和它们之间的界面层。 第一层和第二层可以是硅，锗或具有相同或不同晶体取向的任何其它合适的材料。 界面层可以是约5埃至约50埃的氧化物层。

公开(公告)号：US07670894B2

公开(公告)日：2010-03-02

申请号：US12150898

申请日：2008-04-30

申请人： Willy Rachmady ,  Marko Radosavljevic ,  Mantu K. Hudait ,  Matthew V Metz

发明人： Willy Rachmady ,  Marko Radosavljevic ,  Mantu K. Hudait ,  Matthew V Metz

IPC分类号： H01L21/8238 ,  H01L21/44

CPC分类号： H01L21/0228 ,  H01L21/02181 ,  H01L21/02189 ,  H01L21/02205 ,  H01L21/28273 ,  H01L21/312 ,  H01L21/3141 ,  H01L21/31641 ,  H01L21/31645 ,  H01L29/517 ,  H01L29/78

摘要： Embodiments of the present invention describe a method of fabricating a III-V quantum well transistor with low current leakage and high on-to-off current ratio. A hydrophobic mask having an opening is formed on a semiconductor film. The opening exposes a portion on the semiconductor film where a dielectric layer is desired to be formed. A hydrophilic surface is formed on the exposed portion of the semiconductor film. A dielectric layer is then formed on the hydrophilic surface by using an atomic layer deposition process. A metal layer is deposited on the dielectric layer.

摘要翻译： 本发明的实施例描述了一种制造具有低电流泄漏和高导通截止电流比的III-V量子阱晶体管的方法。 在半导体膜上形成具有开口的疏水性掩模。 该开口暴露出希望形成介电层的半导体膜上的一部分。 亲水表面形成在半导体膜的暴露部分上。 然后通过使用原子层沉积工艺在亲水表面上形成介电层。 金属层沉积在电介质层上。

公开(公告)号：US20100038687A1

公开(公告)日：2010-02-18

申请号：US12228615

申请日：2008-08-14

申请人： Jason Klaus ,  Sean King ,  Willy Rachmady

发明人： Jason Klaus ,  Sean King ,  Willy Rachmady

IPC分类号： H01L21/283 ,  H01L29/78

CPC分类号： H01L21/76834 ,  H01L21/31105 ,  H01L21/76816 ,  H01L29/6659 ,  H01L29/7833

摘要： A microelectronic device includes a metal gate with a metal gate upper surface. The metal gate is disposed in an interlayer dielectric first layer. The interlayer dielectric first layer also has an upper surface that is coplanar with the metal gate upper surface. A dielectric etch stop layer is disposed on the metal gate upper surface but not on the interlayer dielectric first layer upper surface.