利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

58 条记录 (耗时 0.03 秒)

    Fusing load and alu operations
    33.
    发明授权
    Fusing load and alu operations 有权
    定影负载和alu操作

    公开(公告)号：US07398372B2

    公开(公告)日：2008-07-08

    申请号：US10180391

    申请日：2002-06-25

    申请人： Nicholas G. Samra ,  Stephan J. Jourdan ,  David J. Sager ,  Glenn J. Hinton

    发明人： Nicholas G. Samra ,  Stephan J. Jourdan ,  David J. Sager ,  Glenn J. Hinton

    IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

    CPC分类号： G06F9/3017 ,  G06F9/3853

    摘要： Fusing a load micro-operation (uop) together with an arithmetic uop. Intra-instruction fusing can increase cache memory storage efficiency and computer instruction processing bandwidth within a microprocessor without incurring significant computer system cost. Uops are fused, stored in a cache memory, un-fused, executed in parallel, and retired in order to optimized cost and performance.

    摘要翻译： 将负载微操作（uop）与算术空间融合。 内部指令融合可以在微处理器内提高高速缓冲存储器存储效率和计算机指令处理带宽，而不会导致重大的计算机系统成本。 Uops被融合，存储在缓存中，未融合，并行执行并退出，以优化成本和性能。

    Predicting instruction branches with a plurality of global predictors using varying amounts of history instruction
    34.
    发明授权
    Predicting instruction branches with a plurality of global predictors using varying amounts of history instruction 失效
    使用不同数量的历史指令预测具有多个全局预测器的指令分支

    公开(公告)号：US07243219B2

    公开(公告)日：2007-07-10

    申请号：US10743711

    申请日：2003-12-24

    申请人： Stephan J. Jourdan ,  Mark C. Davis ,  Pierre Michaud

    发明人： Stephan J. Jourdan ,  Mark C. Davis ,  Pierre Michaud

    IPC分类号： G06F7/38 ,  G06F9/00 ,  G06F15/00 ,  G06F9/44

    CPC分类号： G06F9/3848

    摘要： Systems and methods of processing branch instructions provide for a bimodal predictor and a plurality of global predictors. The bimodal predictor is coupled to a prediction selector, where the bimodal predictor generates a bimodal prediction for branch instructions. The plurality of global predictors is coupled to the prediction selector, where each global predictor generates a corresponding global prediction for a branch instruction using different history or stew lengths. The prediction selector selects branch predictions from the bimodal prediction and the global predictions in order to arbitrate between predictors. The arbitration, update, and allocation schemes are designed to choose the most accurate predictor for each branch. Lower level predictors are used as filters to increase effective predictor capacity. Allocate and update schemes minimize aliasing between predictors. Branch predictors incorporating a plurality of global predictors in this fashion are more adaptive than conventional predictors with fixed branch history lengths and are able to achieve superior accuracy.

    摘要翻译： 处理分支指令的系统和方法提供双模态预测器和多个全局预测器。 双模态预测器耦合到预测选择器，其中双模态预测器生成分支指令的双峰预测。 多个全局预测器被耦合到预测选择器，其中每个全局预测器使用不同的历史或炖长度来生成对于分支指令的相应的全局预测。 预测选择器从双模预测和全局预测中选择分支预测，以便在预测器之间进行仲裁。 仲裁，更新和分配方案旨在为每个分支选择最准确的预测器。 较低级别的预测变量被用作过滤器来增加有效的预测能力。 分配和更新方案使预测变量之间的混叠最小化。 以这种方式并入多个全局预测变量的分支预测器比具有固定分支历史长度的传统预测变量更适应，并且能够实现更高的精度。

    Register alias table cache to map a logical register to a physical register
    38.
    发明授权
    Register alias table cache to map a logical register to a physical register 有权
    注册别名表缓存将逻辑寄存器映射到物理寄存器

    公开(公告)号：US07711898B2

    公开(公告)日：2010-05-04

    申请号：US10737760

    申请日：2003-12-18

    申请人： Avinash Sodani ,  Stephan J. Jourdan ,  Samie B. Samaan

    发明人： Avinash Sodani ,  Stephan J. Jourdan ,  Samie B. Samaan

    IPC分类号： G06F12/00

    CPC分类号： G06F9/3824 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3857

    摘要： Embodiments of the present invention relate to a system and method for implementing functions of a register translation table of a computer processor, with reduced area requirements as compared to known arrangements. In one embodiment, an apparatus may comprise a register alias table cache to map a logical register to a physical register. The register alias table cache may have a capacity corresponding to a subset of architectural logical registers. The apparatus may further comprise store logic coupled to the cache to perform operations to save an existing content of the physical register if a cache entry corresponding to the logical register is evicted from the cache. The apparatus may also comprise load logic coupled to the cache to perform operations to load a content to the physical register and to form a new entry in the cache if a needed mapping is not present in the cache.

    摘要翻译： 本发明的实施例涉及一种用于实现计算机处理器的寄存器转换表的功能的系统和方法，与已知布置相比，其面积要求减小。 在一个实施例中，装置可以包括寄存器别名表高速缓存以将逻辑寄存器映射到物理寄存器。 寄存器别名表缓存可以具有对应于体系结构逻辑寄存器子集的容量。 如果与逻辑寄存器对应的高速缓存条目从高速缓存中逐出，则该设备还可以包括耦合到高速缓存的存储逻辑，以执行操作以保存物理寄存器的现有内容。 该装置还可以包括耦合到高速缓存的负载逻辑，以执行将内容加载到物理寄存器的操作，并且如果高速缓存中不存在必需的映射，则在高速缓存中形成新的条目。

    Method and apparatus for reinforcing a prefetch chain
    40.
    发明授权
    Method and apparatus for reinforcing a prefetch chain 有权
    用于加强预取链的方法和装置

    公开(公告)号：US07260704B2

    公开(公告)日：2007-08-21

    申请号：US10164345

    申请日：2002-06-05

    申请人： Robert N. Cooksey ,  Stephan J. Jourdan

    发明人： Robert N. Cooksey ,  Stephan J. Jourdan

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0215 ,  G06F12/0862 ,  G06F2212/6026 ,  G06F2212/6028

    摘要： A content prefetcher having a prefetch chain reinforcement mechanism. In response to a prefetch hit at a cache line within a prefetch chain, a request depth of the hit cache line is promoted and the hit cache line is scanned for candidate virtual addresses in order to reinforce the prefetch chain.

    摘要翻译： 具有预取链增强机制的内容预取器。 响应于预取链中的高速缓存线上的预取命中，提升命中高速缓存行的请求深度并扫描命中高速缓存行用于候选虚拟地址，以便加强预取链。