公开(公告)号：US20120135600A1

公开(公告)日：2012-05-31

申请号：US13006608

申请日：2011-01-14

申请人： Burn Jeng LIN ,  Tsai-Sheng GAU ,  Ru-Gun LIU ,  Wen-Chun Huang

发明人： Burn Jeng LIN ,  Tsai-Sheng GAU ,  Ru-Gun LIU ,  Wen-Chun Huang

IPC分类号： H01L21/44 ,  G06F17/50

CPC分类号： H01L22/10 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/31144 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： The embodiments of via mask splitting methods for double patterning technology described enable via patterning to align to a metal layer underneath or overlying to reduce overlay error and to increase via landing. If adjacent vias violate the G0-mask-split-rule for space or pitch (or both) between vias, the mask assignment of end vias are given higher priority to ensure good landing of end vias, since they are at higher risk of mislanding. The metal correlated via mask splitting methods enable better via performance, such as lower via resistance, and higher via yield.

摘要翻译： 所描述的用于双重图案化技术的通孔掩模分裂方法的实施例使得能够经由图案化以对准下面的金属层或覆盖以减少覆盖误差并增加通过着陆。 如果相邻的通孔违反了通孔之间的空间或间距（或两者）的G0-掩模分割规则，则优先考虑末端通孔的掩模分配，以确保最终通孔的良好着陆，因为它们具有较高的误放置风险。 通过掩模分离方法相关的金属能够实现更好的通过性能，例如较低的通孔电阻和较高的通孔产量。

公开(公告)号：US20110252387A1

公开(公告)日：2011-10-13

申请号：US12758147

申请日：2010-04-12

申请人： Wen Hao Liu ,  Hsien-Huang Liao ,  Chi-Cheng Hung ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Wen Hao Liu ,  Hsien-Huang Liao ,  Chi-Cheng Hung ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： G03F1/36 ,  G03F1/70

摘要： Embodiments of the present disclosure provide methods and apparatuses for integrated circuits. An exemplary integrated circuit (IC) method includes providing an IC design layout that includes a design feature; determining a dimensional difference between the design feature and a corresponding developed photoresist feature of a photoresist layer; modifying the CD of the design feature to compensate for the difference, thereby generating a modified IC design layout; and making a mask using the modified IC design layout.

摘要翻译： 本公开的实施例提供用于集成电路的方法和装置。 一种示例性的集成电路（IC）方法包括提供包括设计特征的IC设计布局; 确定所述设计特征和光致抗蚀剂层的相应展开的光致抗蚀剂特征之间的尺寸差; 修改设计特征的CD以补偿差异，从而生成修改的IC设计布局; 并使用修改的IC设计布局制作面具。

公开(公告)号：US20110230998A1

公开(公告)日：2011-09-22

申请号：US13116958

申请日：2011-05-26

申请人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

发明人： Ru-Gun Liu ,  Chih-Ming Lai ,  Wen-Chun Huang ,  Boren Luo ,  I-Chang Shin ,  Yao-Ching Ku ,  Cliff Hou

IPC分类号： G06F19/00

CPC分类号： G06F17/50

摘要： Methods and systems for providing processing parameters in a secure format are disclosed. In one aspect, a method for providing semiconductor fabrication processing parameters to a design facility is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a model from the set of processing parameters; converting the model into a corresponding set of kernels; converting the set of kernels into a corresponding set of matrices; and communicating the set of matrices to the design facility. In another aspect, a method for providing semiconductor fabrication processing parameters is disclosed. The method comprises providing a set of processing parameters of a fabrication facility; creating a processing model from the set of processing parameters; encrypting the processing model into a format for use with a plurality of EDA tools; and communicating the encrypted processing model format to a design facility.

公开(公告)号：US08762899B2

公开(公告)日：2014-06-24

申请号：US13743087

申请日：2013-01-16

申请人： Burn Jeng Lin ,  Tsai-Sheng Gau ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Burn Jeng Lin ,  Tsai-Sheng Gau ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G06F17/50

CPC分类号： H01L22/10 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/31144 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of via patterning mask assignment for a via layer using double patterning technology, the method includes determining, using a processor, if a via of the via layer intercepts an underlying or overlaying metal structure assigned to a first metal mask. If the via intercepts the metal structure assigned to the first metal mask, assigning the via to a first via mask, wherein the first via mask aligns with the first metal mask. Otherwise, assigning the via to a second via mask, wherein the second via mask aligns with a second metal mask different from the first metal mask.

摘要翻译： 一种通过使用双重图案化技术对通孔层进行图案掩模分配的方法，所述方法包括使用处理器来确定通孔层的通孔是否拦截分配给第一金属掩模的下面或重叠的金属结构。 如果通孔截取分配给第一金属掩模的金属结构，则将通孔分配给第一通孔掩模，其中第一通孔掩模与第一金属掩模对准。 否则，将通孔分配给第二通孔掩模，其中第二通孔掩模与不同于第一金属掩模的第二金属掩模对准。

公开(公告)号：US08751976B2

公开(公告)日：2014-06-10

申请号：US13534300

申请日：2012-06-27

申请人： Cheng-Lung Tsai ,  Jui-Hsuan Feng ,  Sheng-Wen Lin ,  Wen-Li Cheng ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Cheng-Lung Tsai ,  Jui-Hsuan Feng ,  Sheng-Wen Lin ,  Wen-Li Cheng ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G06F17/5068

摘要： The present disclosure provides one embodiment of an integrated circuit (IC) method. The method includes building a pattern bank including a pattern having an area of interest. The method further includes recognizing that the pattern of the pattern bank corresponds to a pattern of an IC design layout. The method further includes identifying an area of interest of the pattern of the IC design layout that corresponds to the area of interest of the pattern of the pattern bank. The method further includes performing pattern recognition dissection on the area of interest of the pattern of the IC design layout to dissect the area of interest of the pattern of the IC design layout into a plurality of segments. The method further includes after performing pattern recognition dissection, producing a modified IC design layout.

摘要翻译： 本公开提供了集成电路（IC）方法的一个实施例。 该方法包括构建包括具有感兴趣区域的图案的图案库。 该方法还包括识别图案库的图案对应于IC设计布局的图案。 该方法还包括识别对应于图案库的图案的感兴趣区域的IC设计布局的图案的感兴趣区域。 该方法还包括在IC设计布局的图案的感兴趣区域上执行图案识别解剖，以将IC设计布局的图案的兴趣区域解剖为多个片段。 该方法还包括执行图案识别解剖之后，生成修改的IC设计布局。

公开(公告)号：US20130246981A1

公开(公告)日：2013-09-19

申请号：US13419977

申请日：2012-03-14

申请人： Chia-Ping Chiang ,  Tsong-Hua Ou ,  Yu-Po Tang ,  Ming-Hui Chih ,  Wen-Li Cheng ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Chia-Ping Chiang ,  Tsong-Hua Ou ,  Yu-Po Tang ,  Ming-Hui Chih ,  Wen-Li Cheng ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： H01L27/0207 ,  G03F1/36 ,  G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： The present disclosure provides one embodiment of an integrated circuit (IC) method. The method includes receiving an IC design layout having an main feature, the main feature including two corners and an edge spanning between the two corners; performing a feature adjustment to the edge; performing a dissection to the edge such that the edge is divided to include two corner segments and one center segment between the two corner segments; performing a first optical proximity correction (OPC) to the main feature for a center target associated with the center segment; thereafter, performing a second OPC to the main feature for two corner targets associated with the corner segments; and thereafter, performing a third OPC to main feature for the center target, resulting in a modified design layout.

摘要翻译： 本公开提供了集成电路（IC）方法的一个实施例。 该方法包括接收具有主要特征的IC设计布局，该主要特征包括两个角部和跨过两个角落的边缘; 对边缘进行特征调整; 对边缘执行解剖，使得边缘被分割成包括两个拐角部分和两个拐角部分之间的一个中心部分; 对与中心段相关联的中心目标的主要特征执行第一光学邻近校正（OPC）; 此后，对与角部分段相关联的两个角目标执行第二OPC到主要特征; 然后对中心目标执行第三OPC到主要特征，从而导致改进的设计布局。

公开(公告)号：US08527916B1

公开(公告)日：2013-09-03

申请号：US13419977

申请日：2012-03-14

申请人： Chia-Ping Chiang ,  Tsong-Hua Ou ,  Yu-Po Tang ,  Ming-Hui Chih ,  Wen-Li Cheng ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Chia-Ping Chiang ,  Tsong-Hua Ou ,  Yu-Po Tang ,  Ming-Hui Chih ,  Wen-Li Cheng ,  Cheng Kun Tsai ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： H01L27/0207 ,  G03F1/36 ,  G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： The present disclosure provides one embodiment of an integrated circuit (IC) method. The method includes receiving an IC design layout having an main feature, the main feature including two corners and an edge spanning between the two corners; performing a feature adjustment to the edge; performing a dissection to the edge such that the edge is divided to include two corner segments and one center segment between the two corner segments; performing a first optical proximity correction (OPC) to the main feature for a center target associated with the center segment; thereafter, performing a second OPC to the main feature for two corner targets associated with the corner segments; and thereafter, performing a third OPC to main feature for the center target, resulting in a modified design layout.

摘要翻译： 本公开提供了集成电路（IC）方法的一个实施例。 该方法包括接收具有主要特征的IC设计布局，该主要特征包括两个角部和跨过两个角落的边缘; 对边缘进行特征调整; 对边缘执行解剖，使得边缘被分割成包括两个拐角部分和两个拐角部分之间的一个中心部分; 对与中心段相关联的中心目标的主要特征执行第一光学邻近校正（OPC）; 此后，对与角部分段相关联的两个角目标执行第二OPC到主要特征; 然后对中心目标执行第三OPC到主要特征，从而导致改进的设计布局。

公开(公告)号：US20130061196A1

公开(公告)日：2013-03-07

申请号：US13227118

申请日：2011-09-07

申请人： Ying-Chou Cheng ,  Boren Luo ,  Wen-Hao Liu ,  Tsong-Hua Ou ,  Chih-Wei Hsu ,  Wen-Chun Huang ,  Ru-Gun Liu

发明人： Ying-Chou Cheng ,  Boren Luo ,  Wen-Hao Liu ,  Tsong-Hua Ou ,  Chih-Wei Hsu ,  Wen-Chun Huang ,  Ru-Gun Liu

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/12 ,  G06F2217/80 ,  Y02P90/265

摘要： The present disclosure provides integrated circuit methods for target-based dummy insertion. A method includes providing an integrated circuit (IC) design layout, and providing a thermal model for simulating thermal effect on the IC design layout, the thermal model including optical simulation and silicon calibration. The method further includes providing a convolution of the thermal model and the IC design layout to generate a thermal image profile of the IC design layout, defining a thermal target for optimizing thermal uniformity across the thermal image profile, comparing the thermal target and the thermal image profile to determine a difference data, and performing thermal dummy insertion to the IC design layout based on the difference data to provide a target-based IC design layout.

摘要翻译： 本公开提供了用于基于目标的虚拟插入的集成电路方法。 一种方法包括提供集成电路（IC）设计布局，并提供用于模拟IC设计布局热效应的热模型，热模型包括光学仿真和硅校准。 该方法还包括提供热模型和IC设计布局的卷积以产生IC设计布局的热图像轮廓，定义用于优化热图像轮廓的热均匀性的热目标，比较热目标和热图像 以确定差异数据，并且基于差异数据对IC设计布局进行热假插入以提供基于目标的IC设计布局。

公开(公告)号：US20120144361A1

公开(公告)日：2012-06-07

申请号：US12959150

申请日：2010-12-02

申请人： Ying-Chou Cheng ,  Tsong-Hua Ou ,  Wen-Hao Liu ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Ying-Chou Cheng ,  Tsong-Hua Ou ,  Wen-Hao Liu ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/12 ,  G06F2217/80 ,  Y02P90/265

摘要： The present disclosure relates to parameterized dummy cell insertion for process enhancement and methods for fabricating the same. In accordance with one or more embodiments, methods include providing an integrated circuit (IC) design layout with defined pixel-units, simulating thermal effect to the IC design layout including each pixel-unit, generating a thermal effect map of the IC design layout including each pixel-unit, determining a target absorption value for the IC design layout, and performing thermal dummy cell insertion to each pixel-unit of the IC design layout based on the determined target absorption value.

摘要翻译： 本公开涉及用于过程增强的参数化虚拟单元插入及其制造方法。 根据一个或多个实施例，方法包括提供具有定义的像素单元的集成电路（IC）设计布局，模拟包括每个像素单元的IC设计布局的热效应，生成IC设计布局的热效应图，包括 每个像素单元，确定IC设计布局的目标吸收值，并且基于所确定的目标吸收值，向IC设计布局的每个像素单元执行热虚拟单元插入。

公开(公告)号：US20120052422A1

公开(公告)日：2012-03-01

申请号：US12872938

申请日：2010-08-31

申请人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

发明人： Lee-Chung Lu ,  Yi-Kan Cheng ,  Hsiao-Shu Chao ,  Ke-Ying Su ,  Cheng-Hung Yeh ,  Dian-Hau Chen ,  Ru-Gun Liu ,  Wen-Chun Huang

IPC分类号： G03C7/20

CPC分类号： G03F1/70

摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift.

摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。