公开(公告)号：US5974539A

公开(公告)日：1999-10-26

申请号：US160298

申请日：1993-11-30

申请人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

发明人： Karl M. Guttag ,  Keith Balmer ,  Robert J. Gove ,  Christopher J. Read ,  Jeremiah E. Golston ,  Sydney W. Poland ,  Nicholas Ing-Simmons ,  Phillip Moyse

IPC分类号： G06F5/01 ,  G06F9/302 ,  G06F9/315

CPC分类号： G06F9/30167 ,  G06F5/015

摘要： A three input arithmetic logic unit (230) generates a combination of the three inputs that is selected by a function signal. The second input signal comes from a controllable shifter (235). The shift amount is a default shift amount stored in a special data register, a predetermined set of bits of data recalled from a data register or zero. A one's constant source (236) is connected to the shifter (235) to supply a multibit digital signal of "1". This permits generating a second input signal of the form 2.sup.N, with N being the shift amount. The output of the shift (235) may be stored independently of the arithmetic logic unit (230) result. The third input signal comes from a multiplexer (233) that selects between an instruction specified immediate field, data recalled from a data register or a mask input from a mask generator (239). One preferred form of the mask has a number of right justified 1's corresponding to a mask input signal. This mask input signal may be the default shift amount or a predetermined number of the least significant bits of the third input signal as selected by a multiplexer. A second preferred form of the mask is selected one of the left most 1, the right most 1, the left most bit change or the right most bit change of a predetermined set of the least significant bits of data recalled from a data register.

摘要翻译： 三输入算术逻辑单元（230）产生由功能信号选择的三个输入的组合。 第二输入信号来自可控移位器（235）。 移位量是存储在特殊数据寄存器中的默认偏移量，是从数据寄存器或零调用的预定数据位组。 一个恒定源（236）连接到移位器（235）以提供“1”的多位数字信号。 这允许产生形式2N的第二输入信号，其中N是移位量。 移位（235）的输出可以独立于算术逻辑单元（230）结果存储。 第三输入信号来自多路复用器（233），其在指定的指令字段，从数据寄存器调用的数据或从掩码生成器输入的掩码（239）之间进行选择。 掩模的一个优选形式具有对应于掩模输入信号的许多右对齐1。 该掩模输入信号可以是由多路复用器选择的第三输入信号的默认偏移量或预定数量的最低有效位。 选择掩模的第二优选形式是从数据寄存器回调的数据的最低有效位的预定集合的最左1，最右1，最左位变化或最右位变化中的一个。

公开(公告)号：US5724599A

公开(公告)日：1998-03-03

申请号：US208171

申请日：1994-03-08

申请人： Keith Balmer ,  Karl M. Guttag ,  Robert J. Gove ,  Nicholas Ing-Simmons ,  Iain Robertson

发明人： Keith Balmer ,  Karl M. Guttag ,  Robert J. Gove ,  Nicholas Ing-Simmons ,  Iain Robertson

IPC分类号： G06F15/00 ,  G06F15/16

CPC分类号： G06F15/16

摘要： The invention involves communication within a multiprocessor system. The multiprocessor system includes a command word bus and a plurality of data processors. Each data processor is connected to the command word bus and includes a command circuit, a decoder and a reset control circuit. The command circuit may generate a command word on the command word bus including at least one reset command word for resetting a data processor. The decoder decodes command words received via the command word bus and includes at least a reset command decoder for decoding a reset command word. The reset control circuit resets the data processor into a state corresponding to initial application of electrical power upon receiving a reset command word. Each command word circuit generates command words indicating a particular data processor to which it is directed. Only a predetermined subset of the data processors may send the reset command word directed to other data processors. Additional actions such as interrupts, halt and cache memory flush may be controlled via the command word. In the preferred embodiment, a single command word may be directed to plural data processors. In the preferred embodiment, the command word bus and each of the data processors are disposed on a single semiconductor chip.

摘要翻译： 本发明涉及多处理器系统内的通信。 多处理器系统包括命令字总线和多个数据处理器。 每个数据处理器连接到命令字总线，并包括命令电路，解码器和复位控制电路。 命令电路可以在命令字总线上生成包括用于复位数据处理器的至少一个复位命令字的命令字。 解码器解码通过命令字总线接收的命令字，并且至少包括用于对复位命令字进行解码的复位命令解码器。 复位控制电路在接收到复位命令字时将数据处理器复位为与初始施加电力相对应的状态。 每个命令字电路产生指示其所针对的特定数据处理器的命令字。 只有数据处理器的预定子集可以发送定向到其他数据处理器的复位命令字。 可以通过命令字来控制诸如中断，停止和高速缓冲存储器刷新等附加动作。 在优选实施例中，单个命令字可以被引导到多个数据处理器。 在优选实施例中，命令字总线和每个数据处理器设置在单个半导体芯片上。

公开(公告)号：US5640578A

公开(公告)日：1997-06-17

申请号：US158742

申请日：1993-11-30

申请人： Keith Balmer ,  Nicholas Ing-Simmons ,  Karl M. Guttag ,  Robert J. Gove ,  Jeremiah E. Golston ,  Christopher J. Read ,  Sydney W. Poland

发明人： Keith Balmer ,  Nicholas Ing-Simmons ,  Karl M. Guttag ,  Robert J. Gove ,  Jeremiah E. Golston ,  Christopher J. Read ,  Sydney W. Poland

IPC分类号： G06F3/153 ,  G06F7/575 ,  G06F9/302 ,  G06F9/318 ,  G06F9/32 ,  G06F12/08 ,  G06T1/00 ,  G06T1/20 ,  G06T11/00 ,  G09G5/39 ,  H04N1/387 ,  G06F7/38 ,  G06F7/50

CPC分类号： G06F7/575 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30189 ,  G06F9/30192 ,  G06F2207/382 ,  G06F2207/3828 ,  G06F7/49905

摘要： An arithmetic logic unit (230) may be divided into a plurality of independent sections (301, 302, 303, 340). A bit zero of carry status signal corresponding to each section that is stored in a flags register (211), which preferably includes more bits than the maximum number of sections of the arithmetic logic unit (230). New status signals may overwrite the previous status signals or rotate the stored bits and store the new status signals. A status register (210) stores a size indicator that determines the a number of sections of the arithmetic logic unit (230). A status detector has a zero detector (321, 322, 323, 324) for each elementary section (301, 302, 303, 304) of the arithmetic logic unit (230). When there are fewer than the maximum number of sections, these zero signals are ANDed (331, 332, 341). A multiplexer couples the carry-out of an elementary (311, 312, 313, 314) to the carry-in of an adjacent elementary section (301, 302, 303, 304) or not depending on the selected number of sections. The status detector supplies carry outs from each elementary section (301, 302, 303, 304) not coupled to an adjacent elementary section (301, 302, 303, 304) to the flags register (211). Status signals stored in the flags register (211) influence the combination of inputs formed by the arithmetic logic unit (230) within corresponding sections. An expand circuit (238) expands selected bits of flags register (211) to form a third input to a three input arithmetic logic unit (230).

摘要翻译： 算术逻辑单元（230）可以被划分为多个独立部分（301,302,303,340）。 对应于存储在标志寄存器（211）中的每个部分的进位状态信号的位零，其优选地包括比算术逻辑单元（230）的最大部分数量多的位。 新的状态信号可以覆盖先前的状态信号或旋转存储的比特并存储新的状态信号。 状态寄存器（210）存储确定算术逻辑单元（230）的段数的大小指示符。 状态检测器对于算术逻辑单元（230）的每个基本部分（301,302,303,304）具有零检测器（321,322,323,324）。 当小于最大数量的部分时，这些零信号为“与”（331,332,341）。 多路复用器将基本（311,312,313,314）的进位输出耦合到相邻基本部分（301,302,303,304）的进位，或者不依赖于所选择的部分数量。 状态检测器从没有耦合到相邻基本部分（301,302,303,304）的每个基本部分（301,302,303,304）提供进位到标志寄存器（211）。 存储在标志寄存器（211）中的状态信号影响由相应部分内的算术逻辑单元（230）形成的输入的组合。 扩展电路（238）扩展标志寄存器（211）的所选位以形成三输入算术逻辑单元（230）的第三输入。

公开(公告)号：US5606520A

公开(公告)日：1997-02-25

申请号：US484540

申请日：1995-06-07

申请人： Robert J. Gove ,  Karl M. Guttag ,  Keith Balmer ,  Nicholas K. Ing-Simmons

发明人： Robert J. Gove ,  Karl M. Guttag ,  Keith Balmer ,  Nicholas K. Ing-Simmons

IPC分类号： G06F15/167 ,  G06F12/02 ,  G06F12/06 ,  G06F15/173 ,  G06F15/80 ,  G06F7/38 ,  G06F12/00

CPC分类号： G06F15/17375 ,  G06F12/0284

摘要： A data processing address generator includes a plurality of address registers, a plurality of index address registers, a modulo register storing a plurality of carry break indicators and an arithmetic unit. The arithmetic unit adds or subtracts a selected address register and a selected index register. The arithmetic unit generates a normal carry between a particular bit and the next more significant bit if a corresponding carry break indicator stored in said modulo register has a first digital state. The arithmetic unit breaks any carry between the particular bit and the next more significant bit if the corresponding carry break indicator has a second digital state. The carry break may be dependent upon a modulo qualifier bit being in an enabling state. The modulo qualifier bit may be stored in one of a plurality of qualifier registers corresponding to the address registers.

摘要翻译： 数据处理地址生成器包括多个地址寄存器，多个索引地址寄存器，存储多个进位断点指示符的模数寄存器和运算单元。 算术单元增加或减少选定的地址寄存器和选定的索引寄存器。 如果存储在所述模数寄存器中的对应进位断点指示符具有第一数字状态，则运算单元在特定位和下一更高有效位之间产生正常进位。 如果相应的进位断点指示符具有第二数字状态，运算单元将特定位和下一个更高有效位之间的任何进位断开。 进位中断可以取决于模数限定位位于使能状态。 模数限定符位可以存储在与地址寄存器对应的多个限定符寄存器之一中。

公开(公告)号：US5598188A

公开(公告)日：1997-01-28

申请号：US476162

申请日：1995-06-07

申请人： Robert J. Gove ,  Keiichiroh Abe ,  Sohichiroh Kamei ,  Donald B. Doherty

发明人： Robert J. Gove ,  Keiichiroh Abe ,  Sohichiroh Kamei ,  Donald B. Doherty

IPC分类号： G09G3/20 ,  G09G3/34 ,  H04N5/74 ,  G09G5/00

CPC分类号： H04N5/7458 ,  G09G3/2022 ,  G09G3/2092 ,  H04N1/1934

摘要： A data reformatter/frame memory (112) for efficiently orthogonally reordering a digital data stream. The disclosed reformatter/frame memory (112) is typically used in conjunction with a display device (124) for displaying the digital data, and a display controller (132) for coordinating the transfer of data between the reformatter/frame memory (112) and the display device (124). According to one embodiment, a data reformatter for a video display system includes at least one reformatter memory plane (60). The memory plane (60) comprises an input bus, an m.times.n array of memory cells (80) in communication with the input bus, and an m-bit-wide output bus. The array of memory cells (80) receives and stores m n-bit-wide input data words and outputs n m-bit-wide output data words. Each of the m-bit-wide output data words is comprised of one bit from each of the m n-bit-wide input data words.

公开(公告)号：US5570135A

公开(公告)日：1996-10-29

申请号：US485262

申请日：1995-06-07

申请人： Robert J. Gove ,  Jeffrey B. Sampsell ,  Vishal Markandey

发明人： Robert J. Gove ,  Jeffrey B. Sampsell ,  Vishal Markandey

IPC分类号： H04N5/46 ,  H04N5/44 ,  H04N5/74 ,  H04N7/01

CPC分类号： H04N7/0122 ,  H04N5/7458

摘要： A multi-format display system including hardware and algorithms for digital and High Definition Television. The system includes a light source (120), a tuner/preprocessor unit (114), a processor unit (116), a spatial light modulator (118), and a display surface (128). The processor unit can scale and format the data for a number of standardized-format video broadcast signals, and can perform additional interpolation to eliminate artifacts.

摘要翻译： 一种多格式显示系统，包括数字和高分辨率电视的硬件和算法。 该系统包括光源（120），调谐器/预处理器单元（114），处理器单元（116），空间光调制器（118）和显示表面（128）。 处理器单元可以缩放和格式化多个标准化格式的视频广播信号的数据，并且可以执行额外的插值以消除伪影。

公开(公告)号：US5537563A

公开(公告)日：1996-07-16

申请号：US018487

申请日：1993-02-16

申请人： Karl M. Guttag ,  Robert J. Gove ,  Richard Simpson

发明人： Karl M. Guttag ,  Robert J. Gove ,  Richard Simpson

IPC分类号： G09G5/39 ,  G06F13/00

CPC分类号： G09G5/39 ,  G09G2352/00

摘要： A processing system operates on data words each having first and second portions. A first memory stores the first portion of a first data word accessible by a first set of address bits received at first address inputs and a second set of address bits received at second address inputs, and stores the second portion of a second word accessible by the first set of address bits received at the first address inputs and a third set of address bits received at the second address inputs. A second memory stores the first portion of the second data word accessible by a first set of address bits received at first address inputs and a second set of bits received at second address input, and stores the second portion of the first word accessible by the first set of address bits received at the first address inputs and a third set of address bits received at the second address inputs. A first access mode accesses a selected one of the first and second portions of both the first and second words. A second access mode accesses both the first and second portions of a selected one of the first and second words.

摘要翻译： 处理系统对每个具有第一和第二部分的数据字进行操作。 第一存储器存储由在第一地址输入处接收的第一组地址位可访问的第一数据字的第一部分和在第二地址输入处接收的第二组地址位，并且存储由第二地址位可访问的第二字的第二部分 在第一地址输入处接收的第一组地址位和在第二地址输入处接收的第三组地址位。 第二存储器存储由在第一地址输入处接收的第一组地址位可访问的第二数据字的第一部分和在第二地址输入处接收到的第二组位，并且存储由第一地址输入可访问的第一字的第二部分 在第一地址输入处接收的一组地址位和在第二地址输入处接收的第三组地址位。 第一访问模式访问第一和第二单词的第一和第二部分中的所选择的一个。 第二访问模式访问第一和第二单词中所选择的一个的第一和第二部分。

公开(公告)号：US5530482A

公开(公告)日：1996-06-25

申请号：US407938

申请日：1995-03-21

申请人： Robert J. Gove ,  Vishal Markandey

发明人： Robert J. Gove ,  Vishal Markandey

IPC分类号： H04N5/44 ,  H04N5/74 ,  H04N9/30 ,  H04N7/01

CPC分类号： H04N9/30 ,  H04N5/74 ,  H04N7/012

摘要： Methods of processing pixel data for display on a spatial light modulator (SLM) (15) having staggered pixels. An analog image signal in interlaced field format is sampled to provide staggered pixel data in field format, where pixel values in odd lines are offset from pixel values in even lines. This staggered pixel data may be converted to progressive scan frame format using special calculations to accommodate the line-to-line offset of the pixels (FIGS. 2-6). Vertical scaling may also be performed, either before or after the data is converted to frame format (FIGS. 7 and 8).

摘要翻译： 处理用于在具有交错像素的空间光调制器（SLM）（15）上显示的像素数据的方法。 以隔行场格式的模拟图像信号被采样以提供场格式的交错像素数据，其中奇数行中的像素值偏离偶数行中的像素值。 该交错像素数据可以使用特殊计算转换为逐行扫描帧格式，以适应像素的线间偏移（图2-6）。 也可以在将数据转换为帧格式之前或之后执行垂直缩放（图7和图8）。

公开(公告)号：US5519451A

公开(公告)日：1996-05-21

申请号：US227816

申请日：1994-04-14

申请人： Todd Clatanoff ,  Vishal Markandey ,  Robert J. Gove ,  Kazuhiro Ohara

发明人： Todd Clatanoff ,  Vishal Markandey ,  Robert J. Gove ,  Kazuhiro Ohara

IPC分类号： H04N7/01 ,  G06T7/20 ,  H04N5/44

CPC分类号： H04N7/012

摘要： A method for processing video data to produce a progressively scanned signal from an input of conventional interlaced video. The data is received at a processor (1), used to determine a motion signal (26) over time between field of the data. The motion signal is filtered to reduce errors caused by noise-corrupted video sources and then further filtered to spread out the determined motion signal. Edge information (30) is located and combined with the motion signal to produce an integrated progressive-scan signal (36) for display on a video display device, producing images with sharper edges and motion signals which have a lower susceptibility to noise.

摘要翻译： 一种用于处理视频数据以从常规隔行视频的输入产生逐行扫描信号的方法。 在处理器（1）处接收数据，用于随着时间在数据的场之间确定运动信号（26）。 对运动信号进行滤波以减少由噪声损坏的视频源引起的误差，然后进一步滤波以扩展确定的运动信号。 边缘信息（30）被定位并与运动信号组合以产生用于在视频显示设备上显示的集成逐行扫描信号（36），产生具有较低边缘的图像和对噪声具有较低敏感性的运动信号。

公开(公告)号：US5497172A

公开(公告)日：1996-03-05

申请号：US259402

申请日：1994-06-13

申请人： Donald B. Doherty ,  Robert J. Gove ,  Mark L. Burton ,  Rodney D. Miller

发明人： Donald B. Doherty ,  Robert J. Gove ,  Mark L. Burton ,  Rodney D. Miller

IPC分类号： G09G3/18 ,  G09G3/20 ,  G09G3/34 ,  H04N5/66

CPC分类号： G09G3/2014 ,  G09G3/2022 ,  G09G3/2033 ,  G09G3/34 ,  G09G3/2018

摘要： A method of implementing pulse-width modulated image display systems (10, 20) with a spatial light modulator (SLM) (15) configured for split-reset addressing. Display frame periods are divided into time slices. Each frame of data is divided into bit-planes, each bit-plane having one bit of data for each pixel element and representing a bit weight of the intensity value to be displayed by that pixel element. Each bit-plane has a display time corresponding to a number of time slices, with bit-planes of higher bit weights being displayed for more time slices. The bit-planes are further formatted into reset groups, each reset group corresponding to a reset group of the SLM (15). The display times for reset groups of more significant bits are segmented so that the data can be displayed in segments rather than for a continuous time. During loading, segments of corresponding bit-planes are temporally aligned from one reset group to the next. The display times for less significant bits are not segmented but are temporally aligned to the extent possible without loading conflicts.

摘要翻译： 一种用于分配复位寻址的空间光调制器（SLM）（15）实现脉冲宽度调制图像显示系统（10,20）的方法。 显示帧周期分为时间片。 每个数据帧被分成位平面，每个位平面具有每个像素元素的一位数据，并且表示要由该像素元素显示的强度值的位权重。 每个位平面具有对应于多个时间片的显示时间，其中更高位权重的位平面被显示用于更多的时间片。 位平面被进一步格式化为复位组，每个复位组对应于SLM的复位组（15）。 更高有效位的复位组的显示时间被分段，以便可以以段而不是连续显示数据。 在加载期间，相应位平面的段在时间上从一个复位组到下一个复位组。 较低有效位的显示时间不分段，但在不加载冲突的情况下在时间上对齐的程度。