公开(公告)号：US20090184341A1

公开(公告)日：2009-07-23

申请号：US12009204

申请日：2008-01-17

申请人： Yung Fu Chong ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Foong Tan

发明人： Yung Fu Chong ,  Lee Wee Teo ,  Shyue Seng Tan ,  Chung Foong Tan

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L29/7848

摘要： A method (and semiconductor device) of fabricating a semiconductor device eliminates shallow trench isolation (STI) recess in embedded SiGe p-type field effect transistor (pFET) structures. This increases device performance by improving isolation and decreasing leakage current caused by SiGe facet growth and silicide encroachment at the STI. A mask is selectively formed over the STI and adjacent nFET regions to protect them during formation (e.g., reactive ion etching (RIE)) of the embedded source/drain (S/D) regions of the pFET. The mask also extends over the STI edge by a predetermined distance to cover a portion of the embedded S/D region disposed between the STI and gate structure. This helps protect or isolate the STI region during SiGe layer formation in the defined embedded S/D regions.

摘要翻译： 制造半导体器件的方法（和半导体器件）消除了嵌入式SiGe p型场效应晶体管（pFET）结构中的浅沟槽隔离（STI）凹槽。 这可以通过改善隔离度和降低由SiGe小面生长引起的漏电流和硅化物侵入STI来提高器件性能。 在STI和相邻的nFET区域上选择性地形成掩模以在pFET的嵌入式源极/漏极（S / D）区域的形成期间（例如，反应离子蚀刻（RIE））保护它们。 掩模也在STI边缘上延伸预定距离以覆盖设置在STI和栅极结构之间的嵌入式S / D区域的一部分。 这有助于在定义的嵌入式S / D区域中的SiGe层形成期间保护或隔离STI区域。

公开(公告)号：US20090146181A1

公开(公告)日：2009-06-11

申请号：US11952939

申请日：2007-12-07

申请人： Chung Woh Lai ,  Oleg Gluschenkov ,  Henry K. Utomo ,  Lee Wee Teo ,  Jin Ping Liu ,  Anita Madan ,  Rainer Loesing ,  Jin-Ping Han ,  Hyung-Yoon Choi

发明人： Chung Woh Lai ,  Oleg Gluschenkov ,  Henry K. Utomo ,  Lee Wee Teo ,  Jin Ping Liu ,  Anita Madan ,  Rainer Loesing ,  Jin-Ping Han ,  Hyung-Yoon Choi

IPC分类号： H01L29/778 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

摘要： An integrated circuit system that includes: providing a PFET device including a doped epitaxial layer; and forming a source/drain extension by employing an energy source to diffuse a dopant from the doped epitaxial layer.

摘要翻译： 一种集成电路系统，包括：提供包括掺杂外延层的PFET器件; 以及通过使用能量源从掺杂的外延层扩散掺杂剂形成源极/漏极扩展。

公开(公告)号：US08008744B2

公开(公告)日：2011-08-30

申请号：US12790975

申请日：2010-05-31

申请人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

发明人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

IPC分类号： H01L21/36

CPC分类号： H01L27/092 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/6659 ,  H01L29/7846

摘要： A first example embodiment comprises the following steps and the structure formed therefrom. A trench having opposing sidewalls is formed within a substrate. A stress layer having an inherent stress is formed over the opposing trench sidewalls. The stress layer having stress layer sidewalls over the trench sidewalls. Ions are implanted into one or more portions of the stress layer to form ion-implanted relaxed portions with the portions of the stress layer that are not implanted are un-implanted portions, whereby the inherent stress of the one or more ion-implanted relaxed portions of stress layer portions is relaxed.

摘要翻译： 第一示例性实施例包括以下步骤和由其形成的结构。 在衬底内形成具有相对侧壁的沟槽。 在相对的沟槽侧壁上形成具有固有应力的应力层。 应力层在沟槽侧壁上具有应力层侧壁。 将离子注入应力层的一个或多个部分以形成离子注入的松弛部分，其中未注入的应力层的部分是未注入的部分，由此一个或多个离子注入的松弛部分的固有应力 的应力层部分被松弛。

公开(公告)号：US20090246920A1

公开(公告)日：2009-10-01

申请号：US12057072

申请日：2008-03-27

申请人： Lee Wee Teo ,  Chung Foong Tan ,  Alain Chan ,  Elgin Kiok Boone Quek

发明人： Lee Wee Teo ,  Chung Foong Tan ,  Alain Chan ,  Elgin Kiok Boone Quek

IPC分类号： H01L21/8232

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/7848

摘要： The electrical performance enhancing effects of inducing strain in semiconductor devices is made substantially uniform across a substrate having a varying population density of device components by selectively spacing apart the strain-inducing structures from the effected regions of the semiconductor devices depending upon the population density of device components. Differing separation distances are obtained by selectively forming sidewall spacers on device components, such as MOS transistor gate electrodes, in which the sidewall spacers have a relatively small width in regions having a relatively high density of device components, and a relatively larger width in regions having a relatively low density of device components. By varying the separation distance of strain-inducing structures from the effected components, uniform electrical performance is obtained in the various components of the devices in an integrated circuit regardless of the component population density.

摘要翻译： 通过根据器件的种群密度选择性地将应变诱导结构与半导体器件的受影响区域分离开，使得在半导体器件中诱导应变的电性能增强效应通过具有变化的器件部件的种群密度的衬底基本上均匀 组件。 通过在诸如MOS晶体管栅电极的器件部件上选择性地形成侧壁间隔而获得不同的间隔距离，其中侧壁间隔物在具有相对较高密度的器件部件的区域中具有相对较小的宽度，并且具有 相对低密度的器件组件。 通过改变应变诱导结构与受影响部件的分离距离，在集成电路中的器件的各种部件中获得均匀的电性能，而不管部件群体密度如何。

公开(公告)号：US20090170268A1

公开(公告)日：2009-07-02

申请号：US11965415

申请日：2007-12-27

申请人： Lee Wee Teo ,  Alain Chan ,  Chung Foong Tan ,  Elgin Kiok Boone Quek

发明人： Lee Wee Teo ,  Alain Chan ,  Chung Foong Tan ,  Elgin Kiok Boone Quek

IPC分类号： H01L21/336

CPC分类号： H01L29/78 ,  H01L21/26586 ,  H01L29/6653 ,  H01L29/66636

摘要： A process for fabricating a semiconductor device, such as a strained-channel transistor, includes forming epitaxial regions in a substrate in proximity to a gate electrode in which the surface profile of the epitaxial regions is defined by masking sidewall spacers adjacent the gate electrode. The epitaxial regions are formed by depositing an epitaxial material into cavities selectively etched into the semiconductor substrate on either side of the gate electrode. The masking sidewall spacers limit the thickness of the epitaxial deposited material in proximity of the gate electrode, such that the upper surface of the epitaxial material is substantially the same as the principal surface of the semiconductor substrate. Doped regions are formed in the channel region beneath the gate electrode using an angled ion beam, such that doping profiles of the implanted regions are substantially unaffected by surface irregularities in the epitaxially-deposited material.

摘要翻译： 用于制造诸如应变通道晶体管的半导体器件的工艺包括在靠近栅电极的衬底中形成外延区域，其中通过掩蔽邻近栅电极的侧壁间隔来限定外延区域的表面轮廓。 通过将外延材料沉积到选择性地蚀刻到栅电极的任一侧上的半导体衬底中的空腔中形成外延区域。 掩蔽侧壁间隔物限制了栅极附近的外延沉积材料的厚度，使得外延材料的上表面与半导体衬底的主表面基本上相同。 使用成角度的离子束在栅电极下方的沟道区域中形成掺杂区域，使得注入区域的掺杂分布基本上不受外延沉积材料中的表面不规则性的影响。

公开(公告)号：US20090039388A1

公开(公告)日：2009-02-12

申请号：US11835059

申请日：2007-08-07

申请人： Lee Wee Teo ,  Yung Fu Chong ,  Elgin Kiok Boone Quek ,  Alain Chan

发明人： Lee Wee Teo ,  Yung Fu Chong ,  Elgin Kiok Boone Quek ,  Alain Chan

IPC分类号： H01L29/778 ,  H01L21/336

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

摘要： An integrated circuit system that includes: providing a PFET device including a PFET gate and a PFET gate dielectric; forming a source/drain extension from a first epitaxial layer aligned to a first PFET gate sidewall spacer; and forming a source/drain from a second epitaxial layer aligned to a second PFET gate sidewall spacer.

摘要翻译： 一种集成电路系统，包括：提供包括PFET栅极和PFET栅极电介质的PFET器件; 从与第一PFET栅极侧壁间隔物对准的第一外延层形成源极/漏极延伸; 以及从与第二PFET栅极侧壁间隔物对准的第二外延层形成源极/漏极。

公开(公告)号：US07846800B2

公开(公告)日：2010-12-07

申请号：US12043148

申请日：2008-03-06

申请人： Chung Foong Tan ,  Jae Gon Lee ,  Lee Wee Teo ,  Elgin Quek ,  Chunshan Yin

发明人： Chung Foong Tan ,  Jae Gon Lee ,  Lee Wee Teo ,  Elgin Quek ,  Chunshan Yin

IPC分类号： H01L21/336

CPC分类号： H01L21/823857 ,  H01L27/0251 ,  H01L27/092

摘要： A circuit having a circuit control terminal, a primary circuit and a protection circuit is provided. The primary circuit includes a primary control terminal and a primary gate oxide of a thickness T1. The primary control terminal is coupled to the circuit control terminal. The protection circuit having a protection control terminal is coupled to the primary circuit. The protection circuit includes a protection gate oxide of a second thickness T2 which is less than T1. The protection gate oxide reduces plasma induced damage in the primary circuit.

摘要翻译： 提供具有电路控制端子，初级电路和保护电路的电路。 初级电路包括厚度T1的初级控制端子和主栅极氧化物。 主控制端子耦合到电路控制端子。 具有保护控制端子的保护电路耦合到初级电路。 保护电路包括小于T1的第二厚度T2的保护栅极氧化物。 保护栅极氧化物减少了初级电路中的等离子体引起的损坏。

公开(公告)号：US07727856B2

公开(公告)日：2010-06-01

申请号：US11615980

申请日：2006-12-24

申请人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

发明人： Lee Wee Teo ,  Shiang Yang Ong ,  Jae Gon Lee ,  Vincent Leong ,  Elgin Quek ,  Dong Kyun Sohn

IPC分类号： H01L21/76

CPC分类号： H01L27/092 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/823807 ,  H01L29/6659 ,  H01L29/7846

摘要： A first example embodiment comprises the following steps and the structure formed therefrom. A trench having opposing sidewalls is formed within a substrate. A stress layer having an inherent stress is formed over the opposing trench sidewalls. The stress layer having stress layer sidewalls over the trench sidewalls. Ions are implanted into one or more portions of the stress layer to form ion-implanted relaxed portions with the portions of the stress layer that are not implanted are un-implanted portions, whereby the inherent stress of the one or more ion-implanted relaxed portions of stress layer portions is relaxed.

摘要翻译： 第一示例性实施例包括以下步骤和由其形成的结构。 在衬底内形成具有相对侧壁的沟槽。 在相对的沟槽侧壁上形成具有固有应力的应力层。 应力层在沟槽侧壁上具有应力层侧壁。 将离子注入应力层的一个或多个部分以形成离子注入的松弛部分，其中未注入的应力层的部分是未注入的部分，由此一个或多个离子注入的松弛部分的固有应力 的应力层部分被松弛。

公开(公告)号：US07692213B2

公开(公告)日：2010-04-06

申请号：US11835059

申请日：2007-08-07

申请人： Lee Wee Teo ,  Yung Fu Chong ,  Elgin Kiok Boone Quek ,  Alain Chan

发明人： Lee Wee Teo ,  Yung Fu Chong ,  Elgin Kiok Boone Quek ,  Alain Chan

IPC分类号： H01L29/778

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

摘要： An integrated circuit system that includes: providing a PFET device including a PFET gate and a PFET gate dielectric; forming a source/drain extension from a first epitaxial layer aligned to a first PFET gate sidewall spacer; and forming a source/drain from a second epitaxial layer aligned to a second PFET gate sidewall spacer.

摘要翻译： 一种集成电路系统，包括：提供包括PFET栅极和PFET栅极电介质的PFET器件; 从与第一PFET栅极侧壁间隔物对准的第一外延层形成源极/漏极延伸; 以及从与第二PFET栅极侧壁间隔物对准的第二外延层形成源极/漏极。

公开(公告)号：US20090286365A1

公开(公告)日：2009-11-19

申请号：US12510276

申请日：2009-07-28

申请人： Lee Wee Teo ,  Elgin Quek

发明人： Lee Wee Teo ,  Elgin Quek

IPC分类号： H01L21/3205 ,  H01L21/268 ,  H01L21/322

CPC分类号： H01L21/823807 ,  H01L21/823864

摘要： Some example embodiments of the invention provide a method to improve the performance of MOS devices by increasing the stress in the channel region. An example embodiment for a NMOS transistor is to form a tensile stress layer over a NMOS transistor. A heavy ion implantation is performed into the stress layer and then an anneal is performed. This increases the amount of stress from the stress layer that the gate retains/memorizes thereby increasing device performance.

摘要翻译： 本发明的一些示例性实施例提供了一种通过增加通道区域中的应力来改善MOS器件的性能的方法。 用于NMOS晶体管的示例性实施例是在NMOS晶体管上形成拉伸应力层。 对应力层进行重离子注入，然后进行退火。 这增加了由栅极保持/存储的应力层的应力量，从而提高了器件性能。