公开(公告)号：US08127057B2

公开(公告)日：2012-02-28

申请号：US12627956

申请日：2009-11-30

申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

IPC分类号： G06F13/12

CPC分类号： G06F5/16 ,  G06F9/528

摘要： An apparatus, method, and system for implementing a hardware transactional memory (HTM) system with multiple levels of transactional buffers. The apparatus comprises a data cache configured to buffer data in a shared (by a plurality of processing cores) memory accessed by speculative memory access operations and to retain the data during at least a portion of an attempt to execute the atomic memory transaction. The apparatus also comprises an overflow detection circuit configured to detect an overflow condition upon determining that the data cache has insufficient capacity to buffer a portion of data accessed as part of the atomic memory transaction, as well as a buffering circuit configured to respond to the detection of the overflow condition by preventing the portion of data from being buffered in the data cache and buffering the portion of data in a secondary buffer separate from the data cache.

摘要翻译： 一种用于实现具有多级事务缓冲器的硬件事务存储器（HTM）系统的装置，方法和系统。 该装置包括数据高速缓存，其被配置为缓冲由推测性存储器访问操作访问的共享（多个处理核心）存储器中的数据，并且在至少一部分尝试期间保留数据以执行原子存储器事务。 该装置还包括：溢出检测电路，其被配置为在确定数据高速缓冲存储器不足以缓冲作为原子存储器事务的一部分访问的数据的一部分时检测溢出状况，以及配置为响应于检测的缓冲电路 通过防止数据部分被缓冲在数据高速缓冲存储器中并缓冲与数据高速缓存分开的辅助缓冲器中的数据的部分，来实现溢出状态。

公开(公告)号：US20110307689A1

公开(公告)日：2011-12-15

申请号：US12814025

申请日：2010-06-11

申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin T. Pohlack ,  Luke Yen

发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin T. Pohlack ,  Luke Yen

IPC分类号： G06F9/38 ,  G06F9/30

CPC分类号： G06F9/3842 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/467

摘要： A processing core of a plurality of processing cores is configured to execute a speculative region of code as a single atomic memory transaction with respect one or more others of the plurality of processing cores. In response to determining an abort condition for an issued one of the plurality of program instructions and in response to determining that the issued program instruction is not part of a mispredicted execution path, the processing core is configured to abort an attempt to execute the speculative region of code.

摘要翻译： 多个处理核心的处理核心被配置为相对于多个处理核心中的一个或多个处理核心执行代码的推测区域作为单个原子存储器事务处理。 响应于确定所述多个程序指令中的已发出的程序指令的中止条件，并且响应于确定所发出的程序指令不是错误预测的执行路径的一部分，所述处理核心被配置为中止尝试执行所述推测区域 的代码。

公开(公告)号：US20100205408A1

公开(公告)日：2010-08-12

申请号：US12764024

申请日：2010-04-20

申请人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

发明人： Jaewoong Chung ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin Pohlack

IPC分类号： G06F9/30

CPC分类号： G06F9/466 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/3863 ,  G06F9/468 ,  G06F9/52

摘要： A computer system and method is disclosed for executing selectively annotated transactional regions. The system is configured to determine whether an instruction within a plurality of instructions in a transactional region includes a given prefix. The prefix indicates that one or more memory operations performed by the processor to complete the instruction are to be executed as part of an atomic transaction. The atomic transaction can include one or more other memory operations performed by the processor to complete one or more others of the plurality of instructions in the transactional region.

摘要翻译： 公开了一种用于执行选择性注释的事务区域的计算机系统和方法。 该系统被配置为确定事务区域内的多个指令内的指令是否包括给定的前缀。 前缀表示处理器执行的完成指令的一个或多个存储器操作将作为原子事务的一部分执行。 原子事务可以包括由处理器执行的一个或多个其他存储器操作来完成事务区域中的多个指令中的一个或多个其他指令。

公开(公告)号：US09715388B2

公开(公告)日：2017-07-25

申请号：US13996861

申请日：2012-03-30

申请人： Jaewoong Chung ,  Hyunchul Park ,  Hongbo Rong ,  Cheng Wang ,  Youfeng Wu

发明人： Jaewoong Chung ,  Hyunchul Park ,  Hongbo Rong ,  Cheng Wang ,  Youfeng Wu

IPC分类号： G06F15/00 ,  G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F9/32 ,  G06F9/30 ,  G06F9/38 ,  G06F11/34 ,  G06F9/45

CPC分类号： G06F9/325 ,  G06F8/443 ,  G06F9/30072 ,  G06F9/3842 ,  G06F9/3857 ,  G06F11/3409 ,  G06F11/348 ,  G06F2201/88

摘要： Logic and instruction to monitor loop trip count are disclosed. Loop trip count information of a loop may be stored in a dedicated hardware buffer. Average loop trip count of the loop may be calculated based on the stored loop trip count information. Based on the average trip count, loop optimizations may be removed from the loop. The stored loop trip count information may include an identifier identifying the loop, a total loop trip count of the loop, and an exit count of the loop.

公开(公告)号：US09710280B2

公开(公告)日：2017-07-18

申请号：US13993364

申请日：2011-12-30

申请人： Jaewoong Chung ,  Cheng Wang ,  Youfeng Wu

发明人： Jaewoong Chung ,  Cheng Wang ,  Youfeng Wu

IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/52

CPC分类号： G06F9/3861 ,  G06F9/30116 ,  G06F9/3842 ,  G06F9/467 ,  G06F9/528

摘要： In one embodiment, the present invention includes a processor having a core to execute instructions. This core can include various structures and logic that enable instructions of different atomic regions to be executed in an overlapping manner. To this end, the core can include a register file having registers to store data for use in execution of the instructions, and multiple shadow register files each to store a register checkpoint on initiation of a given atomic region. In this way, overlapping execution of atomic regions identified by a programmer or compiler can occur. Other embodiments are described and claimed.

公开(公告)号：US09110691B2

公开(公告)日：2015-08-18

申请号：US12947336

申请日：2010-11-16

申请人： Jaewoong Chung ,  Rahmet U. Karpuzcu ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin T. Pohlack

发明人： Jaewoong Chung ,  Rahmet U. Karpuzcu ,  David S. Christie ,  Michael P. Hohmuth ,  Stephan Diestelhorst ,  Martin T. Pohlack

IPC分类号： G06F9/45 ,  G06F9/46

CPC分类号： G06F8/447 ,  G06F9/467

摘要： A method and apparatus for compiling software written to be executed on a microprocessor that supports at least one hardware transactional memory function is provided. A compiler that supports at least one software transactional memory function is adapted to include a runtime system that maps between the at least one software transactional memory function and the at least one hardware transactional memory instruction.

摘要翻译： 提供了一种用于编译写入要在支持至少一个硬件事务存储器功能的微处理器上执行的软件的方法和装置。 支持至少一个软件事务性存储器功能的编译器适于包括在所述至少一个软件事务存储器功能与所述至少一个硬件事务存储器指令之间映射的运行时系统。

公开(公告)号：US08954775B2

公开(公告)日：2015-02-10

申请号：US13528548

申请日：2012-06-20

申请人： Jaewoong Chung ,  Hanjun Kim ,  Youfeng Wu

发明人： Jaewoong Chung ,  Hanjun Kim ,  Youfeng Wu

IPC分类号： G06F1/32

CPC分类号： G06F1/3234 ,  G06F1/3243 ,  G06F1/3287 ,  G06F9/30 ,  G06F9/30083 ,  G06F9/3836 ,  Y02D10/152 ,  Y02D10/171 ,  Y02D50/20

摘要： In one embodiment, the present invention includes an apparatus having a core including functional units each to execute instructions of a target instruction set architecture (ISA) and a power controller to control a power mode of a first functional unit responsive to a power identification field of a power instruction of a power region of a code block to be executed on the core. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种具有核心的装置，其核心包括各自执行目标指令集架构（ISA）的指令的功能单元和功率控制器，以响应于功率识别领域来控制第一功能单元的功率模式 要在核心上执行的代码块的功率区域的功率指令。 描述和要求保护其他实施例。

公开(公告)号：US08819687B2

公开(公告)日：2014-08-26

申请号：US12775647

申请日：2010-05-07

申请人： Jaewoong Chung ,  Debarshi Chatterjee

发明人： Jaewoong Chung ,  Debarshi Chatterjee

IPC分类号： G06F9/46

CPC分类号： G06F13/1689

摘要： Some embodiments of a multi processor system implement a virtual-time-based quality-of-service scheduling technique. In at least one embodiment of the invention, a method includes scheduling a memory request to a memory from a memory request queue in response to expiration of a virtual finish time of the memory request. The virtual finish time is based on a share of system memory bandwidth associated with the memory request. The method includes scheduling the memory request to the memory from the memory request queue before the expiration of the virtual finish time of the memory request if a virtual finish time of each other memory request in the memory request queue has not expired and based on at least one other scheduling rule.

摘要翻译： 多处理器系统的一些实施例实现基于虚拟时间的服务质量调度技术。 在本发明的至少一个实施例中，一种方法包括响应于存储器请求的虚拟完成时间的到期，从存储器请求队列调度对存储器的存储器请求。 虚拟完成时间基于与存储器请求相关联的系统内存带宽的份额。 该方法包括：如果存储器请求队列中的每个其他存储器请求的虚拟完成时间尚未到期并且至少至少基于存储器请求队列的虚拟完成时间到期之前，则在存储器请求队列的存储器请求队列之前调度存储器请求 另一个调度规则。

公开(公告)号：US08793434B2

公开(公告)日：2014-07-29

申请号：US13178851

申请日：2011-07-08

申请人： Lisa Hsu ,  Shekhar Srikantaiah ,  Jaewoong Chung

发明人： Lisa Hsu ,  Shekhar Srikantaiah ,  Jaewoong Chung

IPC分类号： G06F12/00

CPC分类号： G06F12/12 ,  G06F11/3409 ,  G06F11/3471 ,  G06F2201/88

摘要： A method includes updating a first tag access indicator of a storage structure. The tag access indicator indicates a number of accesses by a first thread executing on a processor to a memory resource for a portion of memory associated with a memory tag. The updating is in response to an access to the memory resource for a memory request associated with the first thread to the portion of memory associated with the memory tag. The method may include updating a first sum indicator of the storage structure indicating a sum of numbers of accesses to the memory resource being associated with a first access indicator of the storage structure for the first thread, the updating being in response to the access to the memory resource.

摘要翻译： 一种方法包括更新存储结构的第一标签访问指示符。 标签访问指示符指示在处理器上执行的第一线程对与存储器标签相关联的一部分存储器的存储器资源的访问次数。 所述更新响应于对与存储器标签相关联的存储器部分的与第一线程相关联的存储器请求的存储器资源的访问。 该方法可以包括更新存储结构的第一和指示符，其指示对与第一线程的存储结构的第一访问指示符相关联的存储器资源的访问次数之和，该更新响应于对 内存资源。

公开(公告)号：US20140095778A1

公开(公告)日：2014-04-03

申请号：US13630651

申请日：2012-09-28

申请人： Jaewoong Chung ,  Youfeng Wu ,  Cheng Wang

发明人： Jaewoong Chung ,  Youfeng Wu ,  Cheng Wang

IPC分类号： G06F12/00

CPC分类号： G06F12/0888 ,  G06F9/4552 ,  G06F12/0246 ,  G06F12/0897 ,  G06F2212/452

摘要： Methods and apparatus are disclosed to cache code in non-volatile memory. A disclosed example method includes identifying an instance of a code request for first code, identifying whether the first code is stored on non-volatile (NV) random access memory (RAM) cache, and when the first code is absent from the NV RAM cache, adding the first code to the NV RAM cache when a first condition associated with the first code is met and preventing storage of the first code to the NV RAM cache when the first condition is not met.

摘要翻译： 公开了在非易失性存储器中缓存代码的方法和装置。 所公开的示例性方法包括识别第一代码的代码请求的实例，识别第一代码是否存储在非易失性（NV）随机存取存储器（RAM）高速缓存上，以及当NV RAM缓存中不存在第一代码时 当与第一代码相关联的第一条件被满足时，将第一代码添加到NV RAM高速缓存，并且当不满足第一条件时防止将第一代码存储到NV RAM高速缓存。