公开(公告)号：US20080082873A1

公开(公告)日：2008-04-03

申请号：US11468458

申请日：2006-08-30

申请人： Andrew C. Russell ,  David R. Bearden ,  Bradford L. Hunter ,  Shayan Zhang

发明人： Andrew C. Russell ,  David R. Bearden ,  Bradford L. Hunter ,  Shayan Zhang

IPC分类号： G11C29/00

CPC分类号： G11C5/147 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50016 ,  G11C2029/5004

摘要： A method includes an integrated circuit with a memory. The memory operates with an operating voltage. A value of a minimum operating voltage of the memory is determined. The value of the minimum operating voltage is stored in a non-volatile memory location that maybe a non-volatile register. This minimum operating voltage information can then be used in determining when an alternative power supply voltage may be switched to the memory or ensuring that the minimum voltage is otherwise met. The minimum voltage can be used only internal to the integrated circuit or also provided externally to a user.

摘要翻译： 一种方法包括具有存储器的集成电路。 存储器工作在工作电压。 确定存储器的最小工作电压的值。 最小工作电压的值存储在可能是非易失性寄存器的非易失性存储器位置。 然后可以使用该最小工作电压信息来确定什么时候可以将替代电源电压切换到存储器或确保以其他方式满足最小电压。 最小电压只能用于集成电路内部，也可以在用户外部使用。

公开(公告)号：US20160027529A1

公开(公告)日：2016-01-28

申请号：US14339049

申请日：2014-07-23

申请人： Alexander B. Hoefler ,  Scott I. Remington ,  Shayan Zhang

发明人： Alexander B. Hoefler ,  Scott I. Remington ,  Shayan Zhang

IPC分类号： G11C29/02 ,  G11C11/418

CPC分类号： G11C29/785 ,  G11C8/08 ,  G11C11/408 ,  G11C11/4087 ,  G11C11/41 ,  G11C11/418 ,  G11C29/024 ,  G11C29/808 ,  G11C2029/1202

摘要： A semiconductor memory device and method of operation are provided for a multi-bank memory array (100) with an address fault detector circuit (24, 28) connected to split word lines (WLn-WLm) across multiple banks, where the address fault detector circuit includes at least a first MOSFET transistor (51-54) connected to each word line for detecting an error-free operation mode and a plurality of different transient address faults including a “no word line select,” “false word line select,” and “multiple word line select” failure mode at one of the first and second memory banks. In selected embodiments, the address fault detector provides resistive coupling (33-40) between split word lines across multiple banks to create interaction or contention between split word lines to create a unique voltage level on a fault detection bit line during an address fault depending on the fault type.

摘要翻译： 提供一种半导体存储器件和操作方法，用于具有连接到多个存储体上的分割字线（WLn-WLm）的地址故障检测器电路（24,28）的多存储体存储器阵列（100），其中地址故障检测器 电路至少包括连接到每个字线的第一MOSFET晶体管（51-54），用于检测无错误操作模式和多个不同的瞬态地址故障，包括“无字线选择”，“假字线选择” 和第一和第二存储体之一的“多字线选择”故障模式。 在选择的实施例中，地址故障检测器在多个分组之间的分离字线之间提供电阻耦合（33-40），以产生分离字线之间的相互作用或竞争，以在地址故障期间根据故障检测位线创建唯一的电压电平，这取决于 故障类型。

公开(公告)号：US09106089B2

公开(公告)日：2015-08-11

申请号：US13958600

申请日：2013-08-04

申请人： Wenzhong Zhang ,  Shayan Zhang ,  Yi Zhao

发明人： Wenzhong Zhang ,  Shayan Zhang ,  Yi Zhao

IPC分类号： H02J7/00 ,  H03F3/45

CPC分类号： H02J7/0052 ,  H02J2007/0062 ,  H03F3/45183

摘要： An amplifier applies a self-adapting voltage to an output terminal. A bias circuit provides a greater bias current in a first external connection condition, in the absence of a pull-up resistance connected to the output terminal, than when such a pull-up resistance is present. The amplifier applies a different voltage to the output terminal in the absence of a pull-up resistance than when such a pull-up resistance is present. The circuit can be used in a portable device for receiving charging current from a battery charger through a connector having a D+ pin for connection to the battery charger and connected to the amplifier output terminal for battery charger detection. The portable device can meet the USB battery charger specification rev. 1.2.

摘要翻译： 放大器将自适应电压施加到输出端子。 在不存在连接到输出端子的上拉电阻的情况下，偏置电路在第一外部连接状态下提供更大的偏置电流，而不是存在这样的上拉电阻。 在不存在上拉电阻的情况下，放大器对输出端子施加不同的电压，而不是存在这样的上拉电阻。 该电路可以用在便携式设备中，用于通过具有用于连接到电池充电器的D +引脚的连接器从电池充电器接收充电电流，并连接到用于电池充电器检测的放大器输出端子。 便携式设备可以满足USB电池充电器规格的修改。 1.2。

公开(公告)号：US20150106671A1

公开(公告)日：2015-04-16

申请号：US14463674

申请日：2014-08-20

申请人： Ziyu Guo ,  Xiangming Kong ,  Shayan Zhang

发明人： Ziyu Guo ,  Xiangming Kong ,  Shayan Zhang

IPC分类号： G11C29/50 ,  G06F1/32 ,  G11C29/52

CPC分类号： G11C29/50016 ,  G06F1/3275 ,  G06F1/3296 ,  G11C5/147 ,  G11C11/417 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/0409 ,  Y02D10/14 ,  Y02D10/172

摘要： A controller for a memory device has a power control section to control power to a memory element in an operation mode and in a retention mode. A monitoring section receives and monitors error information and a storage section stores a retention parameter. In the operation mode, the power control section causes an operation voltage to be applied to the memory element, and in the retention mode, the power control section causes a time-varying voltage to be applied to the memory. The power control section also causes the voltage across the memory element to change in the retention mode between a first retention voltage and a second retention voltage based on the retention parameter.

摘要翻译： 用于存储器件的控制器具有功率控制部分，用于在操作模式和保持模式下控制存储元件的功率。 监视部分接收和监视错误信息，并且存储部分存储保留参数。 在操作模式中，功率控制部分使得存储元件施加操作电压，并且在保持模式下，功率控制部分使时变电压施加到存储器。 功率控制部分还使得存储元件两端的电压基于保持参数在第一保持电压和第二保持电压之间的保持模式下改变。

公开(公告)号：US20150084680A1

公开(公告)日：2015-03-26

申请号：US14191403

申请日：2014-02-26

申请人： Zhihong Cheng ,  Zhijun Chen ,  Huabin Du ,  Peidong Wang ,  Shayan Zhang

发明人： Zhihong Cheng ,  Zhijun Chen ,  Huabin Du ,  Peidong Wang ,  Shayan Zhang

IPC分类号： H03K17/22

CPC分类号： G11C5/14

摘要： A state retention power gated (SRPG) cell includes a retention circuit coupled to a power gated circuit. The retention circuit stores state information of the power gated circuit before a low power period is started. A gated power supply coupled to the power gated circuit and to a first end of a power supply switch supplies a gated supply voltage to the power gated circuit during a non-low power period. A local power supply coupled to the retention circuit and to a second end of the power supply switch is coupled to the gated power supply in the non-low power period, and a non-gated power supply is coupled to the local power supply via an isolation element to isolate the non-gated power supply from the local power supply during the non-low power period, and to couple the non-gated power supply to the local power supply during the low power period.

摘要翻译： 状态保持功率门控（SRPG）单元包括耦合到电源门控电路的保持电路。 保持电路在开始低功率周期之前存储电源门控电路的状态信息。 耦合到电源门控电路和电源开关的第一端的门控电源在非低功率时段期间向门控电路提供门控电源电压。 耦合到保持电路和电源开关的第二端的局部电源在非低功率时段内耦合到门控电源，并且非门控电源经由 隔离元件，以在非低功率周期期间将非门控电源与本地电源隔离，并且在低功率周期期间将非门控电源耦合到本地电源。

公开(公告)号：US20150048863A1

公开(公告)日：2015-02-19

申请号：US14277053

申请日：2014-05-14

申请人： Ling Wang ,  Huangsheng Ding ,  Shayan Zhang ,  Wanggen Zhang

发明人： Ling Wang ,  Huangsheng Ding ,  Shayan Zhang ,  Wanggen Zhang

IPC分类号： G01R31/3177

CPC分类号： G01R31/31701 ,  G01R31/3177 ,  H04L25/4902

摘要： A digital decoder, used in a reconfigurable circuit, for decoding digital pulses includes a phase indicator module having inputs coupled to a reference pulse input and a data pulse input. The phase indicator module has timing information outputs that provide logic values indicative of rising and falling edges of pulses occurring on the reference pulse input and the data pulse input. A phase decoder module has inputs coupled to the timing information outputs, and outputs decoded binary data values. In operation, the phase decoder module compares at least two of the logic values at the timing information outputs with a signal representative leading and trailing edges of a pulse applied to one of the phase inputs to determine a pulse arrival order sequence on the phase inputs and thereby provide the decoded binary data values.

摘要翻译： 在可重构电路中用于解码数字脉冲的数字解码器包括具有耦合到参考脉冲输入和数据脉冲输入的输入的相位指示器模块。 相位指示器模块具有提供指示在参考脉冲输入和数据脉冲输入上出现的脉冲的上升沿和下降沿的逻辑值的定时信息输出。 相位解码器模块具有耦合到定时信息输出的输入，并且输出解码的二进制数据值。 在操作中，相位解码器模块将定时信息输出处的至少两个逻辑值与施加到相位输入之一的脉冲的代表性的前沿和后沿的信号进行比较，以确定相位输入上的脉冲到达顺序序列， 从而提供解码的二进制数据值。

公开(公告)号：US08941427B2

公开(公告)日：2015-01-27

申请号：US13326685

申请日：2011-12-15

申请人： Shayan Zhang ,  Ravindraraj Ramaraju

发明人： Shayan Zhang ,  Ravindraraj Ramaraju

IPC分类号： H03K3/289

CPC分类号： H03K3/356156

摘要： A configurable flip-flop can be operated in a normal mode and a buffer mode. In the normal mode, the flip-flop latches data at the flip-flop input based on a clock signal. In the buffer mode, the flip-flop provides data at the flip-flop input to the flip-flop output, independent of the clock signal.

摘要翻译： 可以在正常模式和缓冲模式下操作可配置的触发器。 在正常模式下，触发器基于时钟信号在触发器输入端锁存数据。 在缓冲模式下，触发器将触发器输入端的数据提供给触发器输出，与时钟信号无关。

公开(公告)号：US08880965B2

公开(公告)日：2014-11-04

申请号：US13682749

申请日：2012-11-21

申请人： Wanggen Zhang ,  Sian Lu ,  Shayan Zhang

发明人： Wanggen Zhang ,  Sian Lu ,  Shayan Zhang

IPC分类号： G01R31/28

CPC分类号： G01R31/318541

摘要： A low power scan flip-flop cell includes a multiplexer, a master latch, a scan slave latch and a data slave latch. The master latch is connected to the multiplexer, and used for generating a first latch signal. The scan slave latch is connected to the master latch, and generates a scan output (SO) signal. The data slave latch is connected to the master latch, and generates a Q output depending on a scan enable (SE) input signal and the first latch signal. The Q output is maintained at a predetermined level during scan mode, which eliminates unnecessary switching of combinational logic connected to the scan flip-flop cell and thus reduces power consumption.

摘要翻译： 低功率扫描触发器单元包括多路复用器，主锁存器，扫描从锁存器和数据从锁存器。 主锁存器连接到多路复用器，用于产生第一个锁存信号。 扫描从锁存器连接到主锁存器，并产生扫描输出（SO）信号。 数据从锁存器连接到主锁存器，并根据扫描使能（SE）输入信号和第一锁存信号产生Q输出。 在扫描模式期间，Q输出保持在预定电平，这消除了连接到扫描触发器单元的组合逻辑的不必要的切换，从而降低功耗。

公开(公告)号：US08710916B2

公开(公告)日：2014-04-29

申请号：US13020565

申请日：2011-02-03

申请人： Ravindraraj Ramaraju ,  David R. Bearden ,  Andrew C. Russell ,  Shayan Zhang

发明人： Ravindraraj Ramaraju ,  David R. Bearden ,  Andrew C. Russell ,  Shayan Zhang

IPC分类号： G05F1/10 ,  G05F3/02

CPC分类号： H03K19/0008 ,  H03K19/0016

摘要： An electronic circuit includes a plurality of circuit blocks, a plurality of bias circuits, a switching circuit, and plurality of transistors. The plurality of circuit blocks each includes a high power terminal and a low power terminal. The switching circuit includes a plurality of switches for selectively coupling a bias circuit of the plurality of bias circuits to the low power terminal of a circuit block of the plurality of circuit blocks. Each bias circuit of the plurality of bias circuits is selectively couplable to the low power terminal of each of the plurality of circuit blocks. Each transistor of the plurality of transistors has a first current terminal coupled to a circuit ground terminal, and each transistor of the plurality of transistors has a control terminal for controlling the conductivity of the plurality of the transistors by a bias circuit of the plurality of bias circuits.

摘要翻译： 电子电路包括多个电路块，多个偏置电路，开关电路和多个晶体管。 多个电路块各自包括高功率端子和低功率端子。 开关电路包括多个开关，用于将多个偏置电路的偏置电路选择性地耦合到多个电路块的电路块的低功率端子。 多个偏置电路的每个偏置电路可以选择性地耦合到多个电路块中的每一个的低功率端子。 多个晶体管的每个晶体管具有耦合到电路接地端子的第一电流端子，并且多个晶体管中的每个晶体管具有控制端子，用于通过多个偏置的偏置电路来控制多个晶体管的导电性 电路。

公开(公告)号：US08634263B2

公开(公告)日：2014-01-21

申请号：US12433330

申请日：2009-04-30

申请人： Prashant U. Kenkare ,  Troy L. Cooper ,  Andrew C. Russell ,  Shayan Zhang

发明人： Prashant U. Kenkare ,  Troy L. Cooper ,  Andrew C. Russell ,  Shayan Zhang

IPC分类号： G11C29/00

CPC分类号： G11C5/147 ,  G11C7/1045 ,  G11C8/08 ,  G11C11/4074 ,  G11C29/028 ,  G11C29/50 ,  G11C29/802 ,  G11C2029/4402 ,  G11C2229/726

摘要： A storage unit on an integrated circuit stores information that identifies a circuit on the integrated circuit, a selected operating condition, and a required operating configuration for the circuit for the selected operating condition. The manner of operating the circuit is changed to the required operating configuration in response to an operating condition of the circuit changing to the selected operating condition. This allows for efficiently identifying the few circuits that do not meet specified requirements based on a reduction in, for example, operating voltage, and altering their operation in order to meet the specified requirements relative to the reduced operating voltage without having to do so for the vast majority of the circuits that are able to meet the requirements at the lowered operating voltage.

摘要翻译： 集成电路上的存储单元存储识别集成电路上的电路，所选择的操作条件以及用于所选择的操作条件的电路的所需操作配置的信息。 响应于电路的操作条件改变到所选择的操作条件，操作电路的方式被改变为所需的操作配置。 这允许基于例如工作电压的降低以及改变其操作来有效地识别不符合规定要求的几个电路，以便相对于降低的工作电压来满足规定的要求，而不需要这样做 绝大多数电路能够在降低的工作电压下满足要求。