公开(公告)号：US07924614B2

公开(公告)日：2011-04-12

申请号：US12355962

申请日：2009-01-19

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C16/04

CPC分类号： G11C29/02 ,  G11C8/08 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202

摘要： A memory and a boundary searching method thereof are provided therein. When searching a boundary of a threshold voltage distribution of the memory, data errors resulted from tail bits of the memory would be corrected. Therefore, a sensing window could be broader, and the boundary of the threshold voltage distribution could be determined precisely.

摘要翻译： 其中提供了一种存储器及其边界搜索方法。 当搜索存储器的阈值电压分布的边界时，将校正由存储器的尾部位产生的数据错误。 因此，感测窗口可以更宽，并且可以精确地确定阈值电压分布的边界。

公开(公告)号：US07903498B2

公开(公告)日：2011-03-08

申请号：US12205279

申请日：2008-09-05

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C8/00

CPC分类号： G11C8/10

摘要： A Y-decoder includes a selection unit and a Y-MUX. The selection unit is coupled to the memory array for selecting the column lines. The Y-MUX is coupled to the selection unit for supplying a voltage to the selected column line. The Y-MUX includes a first switch, a second switch, a third switch and a fourth switch coupled in parallel. The first switch and the second switch are respectively for receiving a first shielding voltage and a second shielding voltage. The third switch and the fourth switch are respectively for receiving a first sensing voltage and a second sensing voltage.

摘要翻译： Y解码器包括选择单元和Y-MUX。 选择单元耦合到用于选择列线的存储器阵列。 Y-MUX耦合到选择单元，用于向所选择的列线提供电压。 Y-MUX包括并联耦合的第一开关，第二开关，第三开关和第四开关。 第一开关和第二开关分别用于接收第一屏蔽电压和第二屏蔽电压。 第三开关和第四开关分别用于接收第一感测电压和第二感测电压。

公开(公告)号：US20100182833A1

公开(公告)日：2010-07-22

申请号：US12355962

申请日：2009-01-19

申请人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

发明人： Chung-Kuang Chen ,  Han-Sung Chen ,  Chun-Hsiung Hung

IPC分类号： G11C16/04 ,  G11C16/06 ,  G11C7/00

CPC分类号： G11C29/02 ,  G11C8/08 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202

摘要： A memory and a boundary searching method thereof are provided therein. When searching a boundary of a threshold voltage distribution of the memory, data errors resulted from tail bits of the memory would be corrected. Therefore, a sensing window could be broader, and the boundary of the threshold voltage distribution could be determined precisely.

摘要翻译： 其中提供了一种存储器及其边界搜索方法。 当搜索存储器的阈值电压分布的边界时，将校正由存储器的尾部位产生的数据错误。 因此，感测窗口可以更宽，并且可以精确地确定阈值电压分布的边界。

公开(公告)号：US20120265923A1

公开(公告)日：2012-10-18

申请号：US13086988

申请日：2011-04-14

申请人： Lung-Yi Kuo ,  Hsin-Yi Ho ,  Chun-Hsiung Hung ,  Shuo-Nan Hung ,  Han-Sung Chen

发明人： Lung-Yi Kuo ,  Hsin-Yi Ho ,  Chun-Hsiung Hung ,  Shuo-Nan Hung ,  Han-Sung Chen

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F11/00 ,  G06F2212/7201 ,  G06F2212/7203 ,  G11C16/10 ,  G11C16/105 ,  G11C2211/5648

摘要： A program method for a multi-level cell (MLC) flash memory is provided. The memory array includes a plurality of pages and a plurality of paired pages, which correspond to the respective pages. The program method includes the following steps. Firstly, a program address command is obtained. Next, whether the program address command corresponding to any one of the paired pages is determined. When the program address command corresponds to a first paired page, which corresponds to a first page among the pages, among the paired pages, data stored in the first page to a non-volatile memory are copied. After that, the first paired page is programmed.

摘要翻译： 提供了一种用于多级单元（MLC）闪速存储器的程序方法。 存储器阵列包括对应于各个页面的多个页面和多个配对页面。 程序方法包括以下步骤。 首先，获得程序地址命令。 接下来，确定与配对页中的任何一个对应的程序地址命令。 当程序地址命令对应于对应于页面中的第一页的第一配对页面时，在配对页面中，复制存储在第一页面中的非易失性存储器的数据。 之后，第一个配对的页面被编程。

公开(公告)号：US20090225607A1

公开(公告)日：2009-09-10

申请号：US12421523

申请日：2009-04-09

申请人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

发明人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

IPC分类号： G11C7/00 ,  G11C5/14

CPC分类号： G11C29/02 ,  G11C8/08 ,  G11C29/025 ,  G11C2029/1202 ,  G11C2029/5006

摘要： Some embodiments of the present invention provide a memory device including a first memory array having a first word line and a comparator circuit having a first terminal coupled to a reference voltage and a second terminal coupled to a first switch selectively coupling the first word line to a power source or the second terminal. In an embodiment, the reference voltage is selected for identifying a leakage condition associated with the first word line. In another embodiment, the first switch is configured to couple the first word line to the power source for a first predetermined period of time to allow charging of the first word line. In another embodiment, the first switch is configured to couple the first word line to the second terminal of the comparator for at least a second predetermined period of time.

摘要翻译： 本发明的一些实施例提供了一种存储器件，其包括具有第一字线的第一存储器阵列和具有耦合到参考电压的第一端子的比较器电路，以及耦合到选择性地将第一字线耦合到第一字线的第一开关的第二端子 电源或第二终端。 在一个实施例中，选择参考电压以识别与第一字线相关联的泄漏状况。 在另一个实施例中，第一开关被配置为将第一字线耦合到电源第一预定时间段以允许对第一字线充电。 在另一个实施例中，第一开关被配置为将第一字线耦合到比较器的第二端子至少第二预定时间段。

公开(公告)号：US20090201731A1

公开(公告)日：2009-08-13

申请号：US12275606

申请日：2008-11-21

申请人： Chun-Hsiung Hung ,  Han-Sung Chen

发明人： Chun-Hsiung Hung ,  Han-Sung Chen

IPC分类号： G11C16/04 ,  G11C16/06

CPC分类号： G11C16/3404 ,  G06F11/1008 ,  G11C29/52 ,  G11C2029/0411

摘要： In response to a disagreement between a previously generated check code associated with previously programmed data bits and a more recently generated check code generated in response to a read command, the comparison process is changed, between i) a value representing accessed data and ii) a reference applied to such accesses to distinguish between logical levels. For example, the read bias arrangement and/or a read reference of a memory integrated circuit is changed.

摘要翻译： 响应于先前产生的与先前编程的数据位相关联的检验代码与响应于读取命令生成的最近生成的检验代码之间的不一致，比较过程在i）表示访问数据的值和ii） 参考这些访问来区分逻辑级别。 例如，存储器集成电路的读取偏置布置和/或读取参考被改变。

公开(公告)号：US20070014157A1

公开(公告)日：2007-01-18

申请号：US11181983

申请日：2005-07-15

申请人： Chun-Hsiung Hung ,  Chuan-Ying Yu ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Ching-Chung Lin ,  Kuen-Long Chang

发明人： Chun-Hsiung Hung ,  Chuan-Ying Yu ,  Han-Sung Chen ,  Nai-Ping Kuo ,  Ching-Chung Lin ,  Kuen-Long Chang

IPC分类号： G11C16/04 ,  G11C11/34

CPC分类号： G11C16/24

摘要： A memory cell array, such as an EEPROM flash memory array, includes a current limiting circuit that limits a sum of leakage currents from nonselected memory cells during operation of the array, such as during a programming operation.

摘要翻译： 诸如EEPROM闪速存储器阵列的存储单元阵列包括电流限制电路，例如在编程操作期间限制阵列操作期间来自非选择存储单元的漏电流之和。

公开(公告)号：US06618848B2

公开(公告)日：2003-09-09

申请号：US09814409

申请日：2001-03-22

申请人： Han-Sung Chen ,  Kuo-Yu Liao ,  Yung-Feng Lin ,  Chun-Hsiung Hung ,  Ho-Chun Liou

发明人： Han-Sung Chen ,  Kuo-Yu Liao ,  Yung-Feng Lin ,  Chun-Hsiung Hung ,  Ho-Chun Liou

IPC分类号： G06F1750

CPC分类号： G11C7/18 ,  G11C17/12

摘要： A method for designing a circuit layout of non-neighboring metal bit lines to reduce coupling effect in sensing operation is disclosed. The method comprises providing a memory array having a plurality of bit lines arranged sequentially, wherein every two adjacent bit lines are paired in the sensing operation of a memory cell in the memory array. The first embodiment is presented by assigning a first pair of the bit lines permuted with each other to create a non-neighboring bit line layout. The second embodiment is presented by inserting one of a second pair of the bit lines into a first pair of bit lines to separate the first pair of bit lines in layout design. The method further comprises shrinking the layout space between two adjacent non-paired bit lines. In this way, the method contributes to the reduction of metal bit line coupling effect without any trade off of integrated circuit density by modifying the circuit layout of metal bit lines to a non-neighboring bit line arrangement in a memory array.

摘要翻译： 公开了一种用于设计不相邻金属位线的电路布局以减少感测操作中的耦合效应的方法。 该方法包括提供具有顺序布置的多个位线的存储器阵列，其中每两个相邻位线在存储器阵列中的存储器单元的感测操作中配对。 通过分配互相排列的第一对位线来创建第一实施例以产生非相邻位线布局。 通过将第二对位线中的一个插入到第一对位线中以在布局设计中分离第一对位线来呈现第二实施例。 该方法还包括收缩两个相邻非配对位线之间的布局空间。 以这种方式，通过将金属位线的电路布局修改为存储器阵列中的非相邻位线布置，该方法有助于减少金属位线耦合效应，而不会降低集成电路密度。

公开(公告)号：US08018772B2

公开(公告)日：2011-09-13

申请号：US12899439

申请日：2010-10-06

申请人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

发明人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

IPC分类号： G11C11/34

CPC分类号： G11C29/02 ,  G11C8/08 ,  G11C29/025 ,  G11C2029/1202 ,  G11C2029/5006

摘要： According to an embodiment of the present invention, a method for detecting word line leakage in a memory device includes coupling a first word line in the memory device to a voltage source while coupling a second word line in the memory device to a ground level voltage. Next, the first word line is decoupled from the voltage source. The method also includes comparing a current of the first word line with a predetermined reference current for determining a leakage condition of the word line.

摘要翻译： 根据本发明的实施例，一种用于检测存储器件中的字线泄漏的方法包括将存储器件中的第一字线耦合到电压源，同时将存储器件中的第二字线耦合到地电平电压。 接下来，第一个字线与电压源去耦。 该方法还包括将第一字线的电流与用于确定字线的泄漏状况的预定参考电流进行比较。

公开(公告)号：US20090063918A1

公开(公告)日：2009-03-05

申请号：US11845690

申请日：2007-08-27

申请人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

发明人： Han-Sung Chen ,  Su-Chueh Lo ,  Chun-Hsiung Hung ,  Nai-Ping Kuo ,  Ming-Chih Hsieh ,  Wen-Pin Tsai

IPC分类号： G11C29/08

CPC分类号： G11C29/02 ,  G11C8/08 ,  G11C29/025 ,  G11C2029/1202 ,  G11C2029/5006

摘要： A method for detecting word line leakage in a memory device includes coupling a first plurality of word lines in the memory device to a voltage source while grounding a second plurality of word lines. Each of the second plurality of word lines is adjacent to a corresponding one of the first plurality of word lines. The method includes waiting for a period of time to allow the word lines to reach a predetermined read voltage level. The method also includes decoupling the first plurality of word lines from the voltage source and waiting for a second predetermined period of time to allow the first plurality of word lines to discharge. The method further includes sensing a current associated with the word lines, and comparing the current with a predetermined reference current which is selected for identifying a word line leakage condition associated with the first plurality of word lines.

摘要翻译： 一种用于检测存储器件中的字线泄漏的方法，包括：将所述存储器件中的第一多个字线耦合到电压源，同时接地第二多个字线。 第二多个字线中的每一个与第一多个字线中的相应一个字线相邻。 该方法包括等待一段时间以允许字线达到预定的读取电压电平。 该方法还包括将第一多个字线与电压源去耦，并等待第二预定时间段以允许第一个多个字线放电。 该方法还包括感测与字线相关联的电流，以及将电流与为了识别与第一多个字线相关联的字线泄漏状况而被选择的预定参考电流进行比较。