公开(公告)号：US07467287B1

公开(公告)日：2008-12-16

申请号：US10038478

申请日：2001-12-31

申请人： Joseph P. Bratt ,  Sushma Shrikant Trivedi

发明人： Joseph P. Bratt ,  Sushma Shrikant Trivedi

IPC分类号： G06F7/00

CPC分类号： G06F9/383 ,  G06F9/30014 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/345 ,  G06F9/3836 ,  G06F9/3853 ,  G06F9/3855 ,  G06F9/3885

摘要： Methods and apparatuses for performing vector table look-up using multiple look-up tables. In one aspect of the invention, a method for execution by a microprocessor in response to receiving a single instruction includes: receiving a plurality of numbers; partitioning look-up memory into a plurality of look-up tables; looking up simultaneously a plurality of elements from the plurality of look-up tables. Each of the plurality of elements is in one of the plurality of look-up tables and is pointed to by one of the plurality of numbers. The above operations are performed in response to the microprocessor receiving the single instruction.

摘要翻译： 使用多个查找表执行向量表查找的方法和装置。 在本发明的一个方面，一种微处理器响应于接收单个指令而执行的方法包括：接收多个数字; 将查找存储器分割成多个查找表; 同时从多个查找表中同时查找多个元素。 多个元素中的每一个在多个查找表中的一个中，并且由多个数字之一指向。 响应于微处理器接收到单个指令执行上述操作。

公开(公告)号：US07167181B2

公开(公告)日：2007-01-23

申请号：US10458493

申请日：2003-06-09

申请人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck ,  Shun Wai Go ,  Lindy Fung ,  Tuan D. Nguyen ,  Joseph P. Grass ,  Bo Hong ,  Abraham Mammen ,  Abbas Rashid ,  Albert Suan-Wei Tsay

发明人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck ,  Shun Wai Go ,  Lindy Fung ,  Tuan D. Nguyen ,  Joseph P. Grass ,  Bo Hong ,  Abraham Mammen ,  Abbas Rashid ,  Albert Suan-Wei Tsay

IPC分类号： G06T1/20 ,  G06T15/40 ,  G09G5/00

CPC分类号： G06T15/30 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/20 ,  G06T15/405 ,  G06T15/50 ,  G06T15/83

摘要： A deferred shading graphics pipeline processor and method are provided encompassing numerous substructures. Embodiments of the processor and method may include one or more of deferred shading, a tiled frame buffer, and multiple?stage hidden surface removal processing. In the deferred shading graphics pipeline, hidden surface removal is completed before pixel coloring is done. The pipeline processor comprises a command fetch and decode unit, a geometry unit, a mode extraction unit, a sort unit, a setup unit, a cull unit, a mode injection unit, a fragment unit, a texture unit, a Phong lighting unit, a pixel unit, and a backend unit.

摘要翻译： 提供了包括许多子结构的延迟着色图形流水线处理器和方法。 处理器和方法的实施例可以包括延迟着色，平铺的帧缓冲器和多个阶段隐藏表面去除处理中的一个或多个。 在延迟阴影图形管道中，在完成像素着色之前完成隐藏表面移除。 流水线处理器包括命令提取和解码单元，几何单元，模式提取单元，分类单元，设置单元，剔除单元，模式注入单元，片段单元，纹理单元，Phong照明单元， 像素单元和后端单元。

公开(公告)号：US07055018B1

公开(公告)日：2006-05-30

申请号：US10038351

申请日：2001-12-31

申请人： Joseph P. Bratt ,  Sushma Shrikant Trivedi

发明人： Joseph P. Bratt ,  Sushma Shrikant Trivedi

IPC分类号： G06F15/00

CPC分类号： G06F9/3004 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30101 ,  G06F9/3853 ,  G06F9/3879 ,  G06F9/3885 ,  G06F9/3891 ,  G06F15/8076 ,  H04N19/423 ,  H04N19/436 ,  H04N19/44

摘要： Methods and apparatuses for performing simultaneous table look-up using multiple look-up tables. In one aspect of the invention, an execution unit in a microprocessor includes: look-up memory and a first circuit coupled to the look-up memory. In response to the microprocessor receiving a first instruction, the first circuit partitions the look-up memory into a first plurality of look-up tables. In response to the microprocessor receiving a second instruction, the first circuit partitions the look-up memory into a second plurality of look-up tables; and the second plurality of look-up tables simultaneously look up a plurality of entries.

摘要翻译： 使用多个查找表执行同时表查找的方法和装置。 在本发明的一个方面，微处理器中的执行单元包括：查找存储器和耦合到查找存储器的第一电路。 响应于微处理器接收到第一指令，第一电路将查找存储器分割成第一多个查找表。 响应于微处理器接收第二指令，第一电路将查找存储器划分成第二多个查找表; 并且第二多个查找表同时查找多个条目。

公开(公告)号：US06877020B1

公开(公告)日：2005-04-05

申请号：US10038406

申请日：2001-12-31

申请人： Joseph P. Bratt ,  Alexei V. Ouzilevski ,  Ronald Gerard Langhi ,  Steven Todd Weybrew

发明人： Joseph P. Bratt ,  Alexei V. Ouzilevski ,  Ronald Gerard Langhi ,  Steven Todd Weybrew

IPC分类号： G06F7/78 ,  G06F17/14

CPC分类号： G06F7/785

摘要： Methods and apparatuses for transposing a matrix using a vector look up unit. In one aspect of the invention, a method for matrix transposition includes: rotating in a vector register a first row of a matrix to generate a first row, of elements; writing simultaneously into a plurality of look up units the first row of elements indexed by a first row of indices in a vector register; looking up simultaneously from the plurality of look up units a second row of elements indexed by a second row of indices in a vector register; and rotating in a vector register the second row of elements to generate a third row of elements.

摘要翻译： 使用向量查找单元转置矩阵的方法和装置。 在本发明的一个方面，一种用于矩阵转置的方法包括：在向量寄存器中旋转矩阵的第一行以产生元素的第一行; 将向量寄存器中由第一行索引索引的第一行元素同时写入多个查找单元; 从多个查找单元同时查找由向量寄存器中的第二行索引索引的第二行元素; 并且在矢量中旋转注册第二行元素以生成第三行元素。

公开(公告)号：US06848032B2

公开(公告)日：2005-01-25

申请号：US10256610

申请日：2002-09-27

申请人： Jack Benkual ,  William C. Athas ,  Joseph P. Bratt ,  Ron Ray Hochsprung

发明人： Jack Benkual ,  William C. Athas ,  Joseph P. Bratt ,  Ron Ray Hochsprung

IPC分类号： G06F12/08 ,  G06F13/00 ,  G06F13/16 ,  G06F15/167

CPC分类号： G06F13/1615 ,  G06F12/0831

摘要： One embodiment of the present invention provides a system that facilitates pipelining cache coherence operations in a shared memory multiprocessor system. During operation, the system receives a command to perform a memory operation from a processor in the shared memory multiprocessor system. This command is received at a bridge that is coupled to the local caches of the processors in the shared memory multiprocessor system. If the command is directed to a cache line that is subject to an in-progress pipelined cache coherency operation, the system delays the command until the in-progress pipelined cache coherency operation completes. Otherwise, the system reflects the command to local caches of other processors in the shared memory multiprocessor system. The system then accumulates snoop responses from the local caches of the other processor and sends the accumulated snoop response to the local caches of other processors in the shared memory multiprocessor system.

摘要翻译： 本发明的一个实施例提供一种便于在共享存储器多处理器系统中流水线高速缓存一致性操作的系统。 在操作期间，系统从共享存储器多处理器系统中的处理器接收到执行存储器操作的命令。 该命令在耦合到共享存储器多处理器系统中的处理器的本地高速缓存的网桥处被接收。 如果命令被引导到正在进行中的流水线高速缓存一致性操作的高速缓存行，则系统延迟该命令直到进行中的流水线高速缓存一致性操作完成。 否则，系统将命令反映到共享内存多处理器系统中其他处理器的本地缓存。 然后，系统从另一个处理器的本地高速缓存中累加窥探响应，并将累积的窥探响应发送到共享存储器多处理器系统中的其他处理器的本地高速缓存。

公开(公告)号：US06697076B1

公开(公告)日：2004-02-24

申请号：US10038456

申请日：2001-12-31

申请人： Sushma Shrikant Trivedi ,  Joseph P. Bratt

发明人： Sushma Shrikant Trivedi ,  Joseph P. Bratt

IPC分类号： G06F1210

CPC分类号： G06F12/1027 ,  G06F12/0815 ,  G06F12/1009 ,  G06F12/1081

摘要： Methods and apparatuses for mapping a logical address to a physical address, in a data processing system having at least one host processor with host processor cache and host memory. In one aspect of the invention, an exemplary method includes translating a memory access request from logical addresses to physical addresses through a memory mapping mechanism, determining whether the physical address is configured for cache coherent access, if so, transmitting the request to cache coherent interface, and otherwise, transmitting the request to cache non-coherent interface. Other methods and apparatuses are also described.

摘要翻译： 在具有至少一个具有主处理器高速缓存和主机存储器的主机处理器的数据处理系统中，将逻辑地址映射到物理地址的方法和装置。 在本发明的一个方面，一种示例性方法包括通过存储器映射机制将存储器访问请求从逻辑地址转换为物理地址，确定物理地址是否被配置用于高速缓存一致性访问，如果是，将请求发送到高速缓存相干接口 ，否则，将请求发送到高速缓存非相干接口。 还描述了其它方法和装置。

公开(公告)号：US06693639B2

公开(公告)日：2004-02-17

申请号：US10290414

申请日：2002-11-07

申请人： Jerome F. Duluk, Jr. ,  Jack Benkual ,  Shun Wai Go ,  Sushma S. Trivedi ,  Richard E. Hessel ,  Joseph P. Bratt

发明人： Jerome F. Duluk, Jr. ,  Jack Benkual ,  Shun Wai Go ,  Sushma S. Trivedi ,  Richard E. Hessel ,  Joseph P. Bratt

IPC分类号： G06T120

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： A deferred graphics pipeline processor comprised of a mode extraction unit and a Polygon Memory associated with the polygon unit. The mode extraction unit receives a data stream from a geometry unit and separates the data stream into vertices data, and non-vertices data which is sent to the Polygon Memory for storage. A a mode injection unit receives inputs from the Polygon Memory and communicates the mode information to one or more other processing units. The mode injection unit maintains status information identifying the information that is already cached and not sending information that is already cached, thereby reducing communication bandwidth.

摘要翻译： 延迟图形流水线处理器，包括与多边形单元相关联的模式提取单元和多边形存储器。 模式提取单元从几何单元接收数据流，并将数据流分离成顶点数据，并将非顶点数据发送到多边形存储器进行存储。 模式注入单元接收来自多边形存储器的输入，并将模式信息传送到一个或多个其他处理单元。 模式注入单元保持识别已经缓存的信息的状态信息，并且不发送已经被缓存的信息，从而减少通信带宽。

公开(公告)号：US06229553B1

公开(公告)日：2001-05-08

申请号：US09378299

申请日：1999-08-20

申请人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

发明人： Jerome F. Duluk, Jr. ,  Richard E. Hessel ,  Vaughn T. Arnold ,  Jack Benkual ,  Joseph P. Bratt ,  George Cuan ,  Stephen L. Dodgen ,  Emerson S. Fang ,  Zhaoyu Gong ,  Thomas Y. Ho ,  Hengwei Hsu ,  Sidong Li ,  Sam Ng ,  Matthew N. Papakipos ,  Jason R. Redgrave ,  Sushma S. Trivedi ,  Nathan D. Tuck

IPC分类号： G06T120

CPC分类号： G06T15/20 ,  G06T1/60 ,  G06T11/001 ,  G06T11/40 ,  G06T15/005 ,  G06T15/04 ,  G06T15/30 ,  G06T15/40 ,  G06T15/50 ,  G06T15/80 ,  G06T15/83 ,  G06T15/87

摘要： Three-dimensional computer graphics systems and methods and more particularly to structure and method for a three-dimensional graphics processor and having other enhanced graphics processing features. In one embodiment the graphics processor is Deferred Shading Graphics Processor (DSGP) comprising an AGP interface, a command fetch decode (2000), a geometry unit (3000), a mode extraction (4000) and polygon memory (5000), a sort unit (6000) and sort memory (7000), a setup unit (8000), a cull unit (9000), a mode injection (10000), a fragment unit (11000), a texture (12000) and texture memory (13000) a phong shading (14000), a pixel unit (15000), a backend unit (1600) coupled to a frame buffer (17000). Other embodiments need not include all of these functional units, and the structures and methods of these units are applicable to other computational processes and systems as well as deferred and non-deferred shading graphical processors.

摘要翻译： 三维计算机图形系统和方法，更具体地涉及三维图形处理器的结构和方法，并具有其他增强的图形处理特征。 在一个实施例中，图形处理器是包括AGP接口，命令提取解码（2000），几何单元（3000），模式提取（4000）和多边形存储器（5000）的延迟着色图形处理器（DSGP），分类单元 （6000）和分类存储器（7000），设置单元（8000），剔除单元（9000），模式注入（10000），片段单元（11000），纹理（12000）和纹理存储器（13000） （14000），像素单元（15000），耦合到帧缓冲器（17000）的后端单元（1600）。 其他实施例不需要包括所有这些功能单元，并且这些单元的结构和方法适用于其他计算过程和系统以及延迟和非延迟着色图形处理器。

公开(公告)号：US5740402A

公开(公告)日：1998-04-14

申请号：US487240

申请日：1995-06-13

申请人： Joseph P. Bratt ,  John Brennen ,  Peter Y. Hsu ,  Joseph T. Scanlon ,  Man Kit Tang ,  Steven J. Ciavaglia

发明人： Joseph P. Bratt ,  John Brennen ,  Peter Y. Hsu ,  Joseph T. Scanlon ,  Man Kit Tang ,  Steven J. Ciavaglia

IPC分类号： G06F12/06 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0851 ,  G06F12/0607

摘要： A conflict resolution system for interleaved memories in processors capable of issuing multiple independent memory operations per cycle. The conflict resolution system includes an address bellow for temporarily storing memory requests, and cross-connect switches to variously route multiple parallel memory requests to multiple memory banks. A control logic block controls the address bellow and the cross-connect switches to reorder the sequence of memory requests to avoid conflicts. The reordering removes conflicts and increases the occurrence of alternating memory requests that can issue simultaneously.

摘要翻译： 用于处理器中的交错存储器的冲突解决系统，其能够在每个周期发出多个独立的存储器操作。 冲突解决系统包括用于临时存储存储器请求的地址，以及交叉连接交换机以将多个并行存储器请求不同地路由到多个存储体。 控制逻辑块控制下面的地址和交叉连接交换机重新排序存储器请求的顺序以避免冲突。 重新排序会消除冲突并增加可同时发出的交替内存请求的发生。

公开(公告)号：US08872946B2

公开(公告)日：2014-10-28

申请号：US13485056

申请日：2012-05-31

申请人： Guy Cote ,  Sheng Lin ,  Suk Hwan Lim ,  D. Amnon Silverstein ,  David Hayward ,  Simon Wolfenden Butler ,  Joseph Anthony Petolino, Jr. ,  Joseph P. Bratt

发明人： Guy Cote ,  Sheng Lin ,  Suk Hwan Lim ,  D. Amnon Silverstein ,  David Hayward ,  Simon Wolfenden Butler ,  Joseph Anthony Petolino, Jr. ,  Joseph P. Bratt

IPC分类号： H04N5/217

CPC分类号： H04N5/217 ,  H04N5/2176 ,  H04N5/357

摘要： Systems and methods for processing raw image data are provided. One example of such a system may include memory to store image data in raw format from a digital imaging device and an image signal processor to process the image data. The image signal processor may include data conversion logic and a raw image processing pipeline. The data conversion logic may convert the image data into a signed format to preserve negative noise from the digital imaging device. The raw image processing pipeline may at least partly process the image data in the signed format. The raw image processing pipeline may also include, among other things, black level compensation logic, fixed pattern noise reduction logic, temporal filtering logic, defective pixel correction logic, spatial noise filtering logic, lens shading correction logic, and highlight recovery logic.

摘要翻译： 提供了处理原始图像数据的系统和方法。 这种系统的一个示例可以包括存储器，以存储来自数字成像设备的原始格式的图像数据和图像信号处理器来处理图像数据。 图像信号处理器可以包括数据转换逻辑和原始图像处理流水线。 数据转换逻辑可以将图像数据转换为带符号格式以保护来自数字成像装置的负噪声。 原始图像处理流水线可以至少部分地以签名格式处理图像数据。 原始图像处理流水线还可以包括黑电平补偿逻辑，固定图案噪声降低逻辑，时间滤波逻辑，缺陷像素校正逻辑，空间噪声滤波逻辑，透镜阴影校正逻辑和高亮恢复逻辑。