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254 条记录 (耗时 0.038 秒)

    Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
    51.
    发明授权
    Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors 有权
    使用部分耗尽和完全耗尽的晶体管配置的绝缘体上半导体SRAM

    公开(公告)号：US07888201B2

    公开(公告)日：2011-02-15

    申请号：US11789616

    申请日：2007-04-25

    申请人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    发明人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    IPC分类号： H01L27/148

    CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1104

    摘要： A static memory element includes a first inverter having an input coupled to a left bit node and an output coupled to a right bit node. A second inverter has an input coupled to the right bit node and an output coupled to the left right bit node. A first fully depleted semiconductor-on-insulator transistor has a drain coupled to the left bit node, and a second fully depleted semiconductor-on-insulator transistor has a drain coupled to the right bit node.

    摘要翻译： 静态存储元件包括具有耦合到左位节点的输入和耦合到右位节点的输出的第一反相器。 第二反相器具有耦合到右位节点的输入和耦合到左位节点的输出。 第一完全耗尽的绝缘体上半导体晶体管具有耦合到左位节点的漏极，并且第二完全耗尽的绝缘体上半导体晶体管具有耦合到右位节点的漏极。

    Gate electrode for a semiconductor fin device
    52.
    发明授权
    Gate electrode for a semiconductor fin device 有权
    用于半导体鳍片器件的栅电极

    公开(公告)号：US07635632B2

    公开(公告)日：2009-12-22

    申请号：US11649453

    申请日：2007-01-03

    申请人： Yee-Chia Yeo ,  Hao-Yu Chen ,  Fu-Liang Yang ,  Chenming Hu

    发明人： Yee-Chia Yeo ,  Hao-Yu Chen ,  Fu-Liang Yang ,  Chenming Hu

    IPC分类号： H01L21/336

    CPC分类号： H01L29/785 ,  H01L29/66795

    摘要： A method for forming a gate electrode for a multiple gate transistor provides a doped, planarized gate electrode material which may be patterned using conventional methods to produce a gate electrode that straddles the active area of the multiple gate transistor and has a constant transistor gate length. The method includes forming a layer of gate electrode material having a non-planar top surface, over a semiconductor fin. The method further includes planarizing and doping the gate electrode material, without doping the source/drain active areas, then patterning the gate electrode material. Planarization of the gate electrode material may take place prior to the introduction and activation of dopant impurities or it may follow the introduction arid activation of dopant impurities. After the gate electrode is patterned, dopant impurities are selectively introduced to the semiconductor fin to form source/drain regions.

    摘要翻译： 用于形成多栅极晶体管的栅电极的方法提供掺杂的平面化栅电极材料，其可以使用常规方法进行图案化以产生跨越多栅极晶体管的有源区并具有恒定晶体管栅极长度的栅电极。 该方法包括在半导体鳍上形成具有非平面顶表面的栅电极材料层。 该方法还包括对栅电极材料进行平面化和掺杂，而不掺杂源极/漏极有源区，然后对栅电极材料进行构图。 栅电极材料的平面化可以在引入和激活掺杂剂杂质之前进行，或者可以引入和掺杂杂质的激活。 在栅电极被图案化之后，掺杂剂杂质被选择性地引入半导体鳍片以形成源极/漏极区域。

    Multiple-gate transistors formed on bulk substrates
    55.
    发明申请
    Multiple-gate transistors formed on bulk substrates 有权
    形成在大量衬底上的多栅极晶体管

    公开(公告)号：US20070102763A1

    公开(公告)日：2007-05-10

    申请号：US11645419

    申请日：2006-12-26

    申请人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    发明人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    IPC分类号： H01L27/12

    CPC分类号： H01L29/66795 ,  H01L29/42384 ,  H01L29/66818 ,  H01L29/7851 ,  H01L29/7853 ,  H01L2029/7857

    摘要： In one aspect, the present invention teaches a multiple-gate transistor 130 that includes a semiconductor fin 134 formed in a portion of a bulk semiconductor substrate 132. A gate dielectric 144 overlies a portion of the semiconductor fin 134 and a gate electrode 146 overlies the gate dielectric 144. A source region 138 and a drain region 140 are formed in the semiconductor fin 134 oppositely adjacent the gate electrode 144. In the preferred embodiment, the bottom surface 150 of the gate electrode 146 is lower than either the source-substrate junction 154 or the drain-substrate junction 152.

    摘要翻译： 在一个方面，本发明教导了一种多栅极晶体管130，其包括形成在体半导体衬底132的一部分中的半导体鳍片134.栅极电介质144覆盖在半导体鳍片134的一部分上，栅电极146覆盖 栅极电介质144.源极区域138和漏极区域140形成在与栅电极144相对的半导体鳍片134中。在优选实施例中，栅电极146的底表面150比源 - 154或漏极 - 衬底接合部152。

    Multiple-gate transistors formed on bulk substrates
    56.
    发明授权
    Multiple-gate transistors formed on bulk substrates 有权
    形成在大量衬底上的多栅极晶体管

    公开(公告)号：US07172943B2

    公开(公告)日：2007-02-06

    申请号：US10669395

    申请日：2003-09-24

    申请人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    发明人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    IPC分类号： H01L21/336 ,  H01L21/00 ,  H01L29/76

    CPC分类号： H01L29/66795 ,  H01L29/66628 ,  H01L29/66818 ,  H01L29/7851 ,  H01L29/7853 ,  H01L2029/7857

    摘要： In one aspect, the present invention teaches a multiple-gate transistor 130 that includes a semiconductor fin 134 formed in a portion of a bulk semiconductor substrate 132. A gate dielectric 144 overlies a portion of the semiconductor fin 134 and a gate electrode 146 overlies the gate dielectric 144. A source region 138 and a drain region 140 are formed in the semiconductor fin 134 oppositely adjacent the gate electrode 144. In the preferred embodiment, the bottom surface 150 of the gate electrode 146 is lower than either the source-substrate junction 154 or the drain-substrate junction 152.

    摘要翻译： 在一个方面，本发明教导了一种多栅极晶体管130，其包括形成在体半导体衬底132的一部分中的半导体鳍片134。 栅极电介质144覆盖半导体鳍片134的一部分，并且栅电极146覆盖栅极电介质144。 源极区域138和漏极区域140形成在与栅电极144相对的半导体鳍片134中。 在优选实施例中，栅电极146的底表面150比源极 - 基底结合点154或漏极 - 衬底接合点152低。

    Contacts to semiconductor fin devices
    58.
    发明授权
    Contacts to semiconductor fin devices 有权
    与半导体鳍片器件接触

    公开(公告)号：US07105894B2

    公开(公告)日：2006-09-12

    申请号：US10377479

    申请日：2003-02-27

    申请人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    发明人： Yee-Chia Yeo ,  Fu-Liang Yang ,  Chenming Hu

    IPC分类号： H01L27/01

    CPC分类号： H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L2029/7858 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method for forming a contact to a semiconductor fin which can be carried out by first providing a semiconductor fin that has a top surface, two sidewall surfaces and at least one end surface; forming an etch stop layer overlying the fin; forming a passivation layer overlying the etch stop layer; forming a contact hole in the passivation layer exposing the etch stop layer; removing the etch stop layer in the contact hole; and filling the contact hole with an electrically conductive material.

    摘要翻译： 一种用于形成与半导体鳍片的接触的方法，其可以通过首先提供具有顶表面，两个侧壁表面和至少一个端面的半导体鳍片来实现; 形成覆盖鳍片的蚀刻停止层; 形成覆盖所述蚀刻停止层的钝化层; 在所述钝化层中形成暴露所述蚀刻停止层的接触孔; 去除接触孔中的蚀刻停止层; 并用导电材料填充接触孔。

    Methods and structures for planar and multiple-gate transistors formed on SOI
    60.
    发明申请
    Methods and structures for planar and multiple-gate transistors formed on SOI 有权
    在SOI上形成的平面和多栅极晶体管的方法和结构

    公开(公告)号：US20050167750A1

    公开(公告)日：2005-08-04

    申请号：US10823158

    申请日：2004-04-13

    申请人： Fu-Liang Yang ,  Yee-Chia Yeo ,  Chenming Hu

    发明人： Fu-Liang Yang ,  Yee-Chia Yeo ,  Chenming Hu

    IPC分类号： H01L21/336 ,  H01L21/84 ,  H01L27/01 ,  H01L27/12 ,  H01L29/78 ,  H01L29/786

    CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7854

    摘要： A semiconductor device includes an insulator layer, a semiconductor layer, a first transistor, and a second transistor. The semiconductor layer is overlying the insulator layer. A first portion of the semiconductor layer has a first thickness. A second portion of the semiconductor layer has a second thickness. The second thickness is larger than the first thickness. The first transistor has a first active region formed from the first portion of the semiconductor layer. The second transistor has a second active region formed from the second portion of the semiconductor layer. The first transistor may be a planar transistor and the second transistor may be a multiple-gate transistor, for example.

    摘要翻译： 半导体器件包括绝缘体层，半导体层，第一晶体管和第二晶体管。 半导体层覆盖绝缘体层。 半导体层的第一部分具有第一厚度。 半导体层的第二部分具有第二厚度。 第二厚度大于第一厚度。 第一晶体管具有由半导体层的第一部分形成的第一有源区。 第二晶体管具有由半导体层的第二部分形成的第二有源区。 第一晶体管可以是平面晶体管，例如，第二晶体管可以是多栅极晶体管。