公开(公告)号：US08144755B2

公开(公告)日：2012-03-27

申请号：US11947339

申请日：2007-11-29

申请人： Michael Bruennert ,  Christoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Michael Bruennert ,  Christoph Bilger ,  Peter Gregorius ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： H04B3/46

CPC分类号： H04L25/03878 ,  H04L1/0047 ,  H04L1/0057 ,  H04L1/20

摘要： The invention provides a method and an apparatus for determining a skew of each data bit of an encoded data word received by a receiver via an interface from a transmitter comprising the steps of performing an error check and correction of the received and sampled encoded data word to calculate an error corrected encoded data word corresponding to the encoded data word transmitted by the transmitter, and correlating a sequence of error corrected encoded data words with the sampled encoded data words to determine a skew of each data bit of said received encoded data words.

摘要翻译： 本发明提供了一种用于确定接收机经由来自发射机的接口接收的编码数据字的每个数据位的偏斜的方法和装置，包括以下步骤：对所接收和采样的编码数据字执行错误检查和校正， 计算对应于由发送器发送的编码数据字的纠错编码数据字，并将纠错编码数据字序列与采样编码数据字进行相关，以确定所接收编码数据字的每个数据位的偏斜。

公开(公告)号：US07986582B2

公开(公告)日：2011-07-26

申请号：US12186195

申请日：2008-08-05

申请人： Hermann Ruckerbauer ,  Christian Sichert

发明人： Hermann Ruckerbauer ,  Christian Sichert

IPC分类号： G11C8/00

CPC分类号： G11C8/12 ,  G11C5/04 ,  G11C8/08 ,  G11C8/14

摘要： A method for operating a memory apparatus which comprises at least two memory devices, each memory device containing at least one bank, comprising: activation of at least one word line in at least one bank on the basis of a row activation command; storage of bank information, the bank information indicating which banks per memory device contain a word line activated by the row activation command; reading/writing of memory contents from/to banks with activated word lines on the basis of the bank information.

摘要翻译： 一种用于操作包括至少两个存储器设备的存储器设备的方法，每个存储器设备包含至少一个存储体，包括：基于行激活命令激活至少一个存储体中的至少一个字线; 存储银行信息，所述银行信息指示每个存储器设备的哪些存储体包含由行激活命令激活的字线; 根据银行信息，从活动字线向银行读/写存储内容。

公开(公告)号：US07957209B2

公开(公告)日：2011-06-07

申请号：US12180814

申请日：2008-07-28

申请人： Hermann Ruckerbauer

发明人： Hermann Ruckerbauer

IPC分类号： G11C7/00 ,  G11C8/00

CPC分类号： G11C8/12 ,  G11C8/08

摘要： A memory apparatus includes at least two memory devices, each memory device including at least one memory bank. A method of operating the memory apparatus includes receiving a row activation command generated by a memory controller, wherein the row activation command includes a bank address. The method also includes activating a word line in a bank of one of the memory devices based on the row activation command, wherein the bank address is used to select the memory device.

摘要翻译： 存储装置包括至少两个存储器件，每个存储器件包括至少一个存储体。 操作存储装置的方法包括接收由存储器控制器产生的行激活命令，其中行激活命令包括存储体地址。 该方法还包括基于行激活命令来激活存储器设备之一的存储体中的字线，其中存储体地址用于选择存储器件。

公开(公告)号：US07956665B2

公开(公告)日：2011-06-07

申请号：US12040473

申请日：2008-02-29

申请人： Daniel Kehrer ,  Hermann Ruckerbauer ,  Martin Streibl

发明人： Daniel Kehrer ,  Hermann Ruckerbauer ,  Martin Streibl

IPC分类号： H03K3/00

CPC分类号： G06F1/10 ,  H03K23/40

摘要： Embodiments of the invention relate to an integrated circuit comprising at least one functional unit configured to operate at a first clock frequency. The integrated circuit also comprises at least one first interconnect originating from a contact pad and leading to at least one frequency divider configured to receive a clock signal having a second frequency and generate one or more clock signals to operate the functional unit at the first frequency. The integrated circuit further comprises at least one second interconnect coupling an output of the frequency divider and an input of the functional unit, wherein a total length of the second wired interconnect is less than a total length of the first wired interconnects.

摘要翻译： 本发明的实施例涉及一种集成电路，其包括被配置为以第一时钟频率操作的至少一个功能单元。 集成电路还包括源自接触焊盘的至少一个第一互连件，并且通向至少一个分频器，该至少一个分频器配置成接收具有第二频率的时钟信号，并产生一个或多个时钟信号以在第一频率下操作功能单元。 集成电路还包括耦合分频器的输出和功能单元的输入的至少一个第二互连，其中第二有线互连的总长度小于第一有线互连的总长度。

公开(公告)号：US07920433B2

公开(公告)日：2011-04-05

申请号：US11971819

申请日：2008-01-09

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： G11C7/06

CPC分类号： G11C7/1006

摘要： Method and apparatus that relate to a storage device comprising a plurality of memory cells, an interface device configured to connect the storage device to a host system and configured to transmit signals to read and write data from the host system to the memory cells via a first and second data path, and a logic unit. The logic unit is configured to read and write data from the plurality of memory cells via the second data path, and configured to perform logic operations on data stored in the plurality of memory cells. When performing read and write operations, the first data path excludes the logic unit, and the second data path includes the logic unit. Furthermore, the logic unit is communicatively coupled between the interface device and the plurality of memory cells. Additionally, a method for manufacturing the memory device is provided.

摘要翻译： 涉及包括多个存储器单元的存储设备的方法和装置，接口设备，被配置为将存储设备连接到主机系统，并且被配置为经由第一个存储器单元将数据从主机系统读取和写入到存储器单元 和第二数据路径，以及逻辑单元。 逻辑单元被配置为经由第二数据路径从多个存储器单元读取和写入数据，并且被配置为对存储在多个存储器单元中的数据执行逻辑运算。 当执行读和写操作时，第一数据路径排除逻辑单元，第二数据路径包括逻辑单元。 此外，逻辑单元通信地耦合在接口设备和多个存储器单元之间。 另外，提供了一种用于制造存储器件的方法。

公开(公告)号：US20110034045A1

公开(公告)日：2011-02-10

申请号：US12536854

申请日：2009-08-06

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler ,  Roland Barth

IPC分类号： H01R12/00 ,  H05K1/00

CPC分类号： H01R31/06 ,  H01L25/105 ,  H01L2224/81141 ,  H01L2224/81191 ,  H01L2225/1058 ,  H01L2225/1082 ,  H01L2225/1094 ,  H01R12/714 ,  H01R13/2421

摘要： Stackable circuit devices include mechanical and electrical connection elements that are optionally disengageable and disconnectable. The mechanical connection elements comprise pairs of complementary male and female plug-in engagement elements respectively arranged at opposite matching positions on top and bottom faces of each device package. The male and female plug-in engagement elements provide a mutual plug-in engagement. The electrical connection elements comprise a plurality of first and second complementary contact elements respectively arranged in opposite and matching positions on either the top or bottom face of each device package. When the circuit devices are stacked, the first contact elements are respectively configured to provide an electrical connection to a complementary matching second contact element of an adjacently plugged in circuit device. Some of the stackable circuit devices may accommodate an integrated memory die or chip and others of the stackable circuit devices may include line routing and distribution blocks.

摘要翻译： 可堆叠电路器件包括机械和电连接元件，其可任选地可分离和可断开。 机械连接元件包括分别布置在每个器件封装的顶面和底面上的相对匹配位置的成对的互补的凸形和阴插入接合元件。 男性和女性插入式接合元件提供相互插件接合。 电连接元件包括多个第一和第二互补触点元件，其分别布置在每个器件封装的顶面或底面上的相对位置和匹配位置。 当电路器件堆叠时，第一接触元件分别构造成提供与相邻插入电路器件的互补匹配的第二接触元件的电连接。 可堆叠电路设备中的一些可以容纳集成存储器管芯或芯片，并且可堆叠电路器件中的其他可以包括线路布线和分配块。

公开(公告)号：US20100044877A1

公开(公告)日：2010-02-25

申请号：US12196215

申请日：2008-08-21

申请人： Michael Bruennert ,  Ullrich Menczigar ,  Christian Mueller ,  Sitt Tontosirin ,  Hermann Ruckerbauer

发明人： Michael Bruennert ,  Ullrich Menczigar ,  Christian Mueller ,  Sitt Tontosirin ,  Hermann Ruckerbauer

IPC分类号： H01L23/52 ,  H01L21/00

CPC分类号： H01L23/525 ,  H01L23/481 ,  H01L25/0657 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/056 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2224/05099

摘要： An electronic device provides a stack of semiconductor chips. A redistribution layer of a first semiconductor chip is arranged at the bottom of the stack. The redistribution layer of the first semiconductor chip comprises external pads.

摘要翻译： 电子设备提供一堆半导体芯片。 第一半导体芯片的再分配层布置在堆叠的底部。 第一半导体芯片的再分布层包括外部焊盘。

公开(公告)号：US07638869B2

公开(公告)日：2009-12-29

申请号：US11692637

申请日：2007-03-28

申请人： Roland Irsigler ,  Steve Wood ,  Hermann Ruckerbauer ,  Richard Johannes Luyken ,  Carsten Niepelt

发明人： Roland Irsigler ,  Steve Wood ,  Hermann Ruckerbauer ,  Richard Johannes Luyken ,  Carsten Niepelt

IPC分类号： H01L23/48

CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05553 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48471 ,  H01L2224/73204 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2224/81801 ,  H01L2224/85 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

摘要： A semiconductor device having a stacked arrangement of a substrate and a first chip and a second chip is disclosed. In one embodiment, the first chip is arranged with a lower face on an upper face of the substrate; the second chip with a lower face on an upper face of the first chip, whereby a partial area of the upper face of the first chip that is adjacent to an edge of the first chip is uncovered by the second chip; a fifth wire contact pad is arranged on the uncovered area of the upper face of the first chip; a first bonding wire is arranged that is connected with a first wire contact pad of the substrate and the fifth wire contact pad of the first chip.

摘要翻译： 公开了具有基板和第一芯片和第二芯片的堆叠布置的半导体器件。 在一个实施例中，第一芯片布置成在基板的上表面上具有下表面; 所述第二芯片在所述第一芯片的上表面上具有下表面，由此所述第一芯片的与所述第一芯片的边缘相邻的部分区域被所述第二芯片覆盖; 第五线接触垫布置在第一芯片的上表面的未覆盖区域上; 布置第一接合线，其与基板的第一线接触焊盘和第一芯片的第五线接触焊盘连接。

公开(公告)号：US20090287957A1

公开(公告)日：2009-11-19

申请号：US12122300

申请日：2008-05-16

申请人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler

发明人： Christoph Bilger ,  Peter Gregorius ,  Michael Bruennert ,  Maurizio Skerlj ,  Wolfgang Walthes ,  Johannes Stecker ,  Hermann Ruckerbauer ,  Dirk Scheideler

IPC分类号： G06F11/20

CPC分类号： G11C29/70 ,  G11C5/04

摘要： A memory control unit for controlling a memory module comprising a plurality of memory cells, said memory control unit comprising means for detecting failure of at least one memory cell, means for deactivating said at least one defective memory cell, means for assigning the address of said at least one defective memory cell to at least one replacement memory cell, first tracking means for tracking the remaining replacement memory cells and masking means to hide the address of a defective memory cell to prevent further usage of this address instead of assigning said address to a replacement memory cell.

摘要翻译： 一种用于控制包括多个存储单元的存储器模块的存储器控​​制单元，所述存储器控制单元包括用于检测至少一个存储单元的故障的装置，用于停用所述至少一个有缺陷的存储器单元的装置，用于分配所述至少一个存储单元的地址的装置 至少一个有缺陷的存储器单元到至少一个替换存储器单元，用于跟踪剩余的替换存储器单元的第一跟踪装置和隐藏缺陷存储器单元的地址的掩蔽装置，以防止进一步使用该地址而不是将所述地址分配给 更换记忆体。

公开(公告)号：US20090268539A1

公开(公告)日：2009-10-29

申请号：US12108383

申请日：2008-04-23

申请人： Hermann Ruckerbauer ,  Dominique Savignac

发明人： Hermann Ruckerbauer ,  Dominique Savignac

IPC分类号： G11C7/00

CPC分类号： G11C11/406 ,  G11C11/40611 ,  G11C11/40615

摘要： A chip includes a memory array and a refresh counter. The refresh counter is configured to receive refresh trigger signals. The refresh counter is configured or configurable to initiate a refresh of the memory array only once per i of the received refresh trigger signals where i is a number greater than 1.

摘要翻译： 芯片包括存储器阵列和刷新计数器。 刷新计数器被配置为接收刷新触发信号。 刷新计数器被配置或配置为仅在接收到的刷新触发信号（i是大于1的数量）的情况下才开始刷新存储器阵列一次。