公开(公告)号：US07532501B2

公开(公告)日：2009-05-12

申请号：US11142248

申请日：2005-06-02

申请人： Rajiv V. Joshi ,  Keunwoo Kim ,  Edward Joseph Nowak ,  Richard Quimby Williams

发明人： Rajiv V. Joshi ,  Keunwoo Kim ,  Edward Joseph Nowak ,  Richard Quimby Williams

IPC分类号： G11C11/00

CPC分类号： G11C11/412 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L29/66795 ,  H01L29/785

摘要： A memory cell (e.g., static random access memory (SRAM) cell) includes a plurality of back-gated n-type field effect transistors (nFETs), and a plurality of double-gated p-type field effect transistors (pFETs) operatively coupled to the plurality of nFETs.

摘要翻译： 存储器单元（例如，静态随机存取存储器（SRAM）单元）包括多个后门控n型场效应晶体管（nFET）和多个双门控p型场效应晶体管（pFET），可操作地耦合 到多个nFET。

公开(公告)号：US20080000414A1

公开(公告)日：2008-01-03

申请号：US11427410

申请日：2006-06-29

申请人： Brent Allan Anderson ,  Edward Joseph Nowak

发明人： Brent Allan Anderson ,  Edward Joseph Nowak

IPC分类号： C30B23/00 ,  C30B25/00 ,  C30B15/26

CPC分类号： H01L21/268

摘要： A method for configuring J electromagnetic radiation sources (J≧2) to simultaneously irradiate a substrate. Each source has a different function of wavelength and angular distribution of emitted radiation. The substrate includes a base layer and I stacks (I≧2) thereon. Pj denotes a same source-specific normally incident energy flux on each stack from source j. For simultaneous exposure of the I stacks to radiation from the J sources, Pj is computed such that an error E being a function of |W1−S1|, |W2−S2 , . . . , |W1−S1| is about minimized with respect to Pj=1, . . . , J). Wi and Si respectively denote an actual and target energy flux transmitted into the substrate via stack i (i=1, . . . , I). The stacks are exposed to the radiation from the sources characterized by the computed Pj=1, . . . , J).

摘要翻译： 一种用于配置J电磁辐射源（J> = 2）以同时照射衬底的方法。 每个源具有不同的发射辐射的波长和角分布的功能。 衬底包括基层，I堆叠（I> = 2）。 表示来自源j的每个堆叠上的源特定的正常入射能量通量相同的源。 为了将I堆叠同时暴露于来自J源的辐射，计算P ，使得误差E为| W 1 -S 1的函数 2 ，| W 2 -S 2。 。 。 ，| W 1 -S 1 相对于P = 1而言最小化。 。 。 ，J）。 分别表示通过堆叠i（i = 1，...，I）传输到衬底中的实际和目标能量通量。 这些堆叠暴露于来自以计算出的P ij 1 = 1为特征的源的辐射。 。 。 ，J）。

公开(公告)号：US06404236B1

公开(公告)日：2002-06-11

申请号：US09811967

申请日：2001-03-19

申请人： Kerry Bernstein ,  Andres Bryant ,  Robert J. Gauthier, Jr. ,  Edward Joseph Nowak ,  Minh Ho Tong

发明人： Kerry Bernstein ,  Andres Bryant ,  Robert J. Gauthier, Jr. ,  Edward Joseph Nowak ,  Minh Ho Tong

IPC分类号： H03K19096

CPC分类号： H03K19/0963

摘要： A domino logic circuit having a clocked precharge is disclosed. The domino logic circuit includes a precharge transistor, an isolation transistor, and multiple evaluate transistors. Connected to a power supply, the precharge transistor receives a clock input. The isolation transistor is connected to ground and also receives the clock input. Each of the input transistors, which are coupled between the precharge transistor and the isolation transistor, receives a signal input. The gate dielectric thickness of the evaluate transistors is less than the gate dielectric thickness of the precharge transistor.

摘要翻译： 公开了具有时钟预充电的多米诺骨牌逻辑电路。 多米诺骨牌逻辑电路包括预充电晶体管，隔离晶体管和多个评估晶体管。 连接到电源，预充电晶体管接收时钟输入。 隔离晶体管连接到地，并接收时钟输入。 耦合在预充电晶体管和隔离晶体管之间的每个输入晶体管接收信号输入。 评估晶体管的栅介质厚度小于预充电晶体管的栅介质厚度。

公开(公告)号：US06239649B1

公开(公告)日：2001-05-29

申请号：US09295124

申请日：1999-04-20

申请人： Claude Louis Bertin ,  John Joseph Ellis-Monaghan ,  Erik Leigh Hedberg ,  Terence Blackwell Hook ,  Jack Allan Mandelman ,  Edward Joseph Nowak ,  Wilbur David Pricer ,  Minh Ho Tong ,  William Robert Tonti

发明人： Claude Louis Bertin ,  John Joseph Ellis-Monaghan ,  Erik Leigh Hedberg ,  Terence Blackwell Hook ,  Jack Allan Mandelman ,  Edward Joseph Nowak ,  Wilbur David Pricer ,  Minh Ho Tong ,  William Robert Tonti

IPC分类号： G05F302

CPC分类号： H03K19/0027 ,  H01L29/78606 ,  H03K2217/0018

摘要： Circuits with SOI devices are coupled to a body bias voltage via a switch for selectively connecting the body bias voltage signals to the SOI device body. NMOS or PMOS SOI devices are used for the switched body SOI device and a FET is used for the switch and the gate terminal of the SOI device is connected to the FET device. The gate of the SOI device controls the FET switch connection of the body bias voltage signals to the SOI device to adjust the threshold value of the SOI device. Logic circuits incorporating the SOI devices are also disclosed, and the fabrication process for the SOI devices as well.

摘要翻译： 具有SOI器件的电路通过用于选择性地将体偏置电压信号连接到SOI器件主体的开关耦合到体偏置电压。 NMOS或PMOS SOI器件用于开关体SOI器件，FET用于开关，SOI器件的栅极端子连接到FET器件。 SOI器件的栅极将FET偏置电压信号的FET开关连接控制到SOI器件以调整SOI器件的阈值。 还公开了并入SOI器件的逻辑电路，以及SOI器件的制造工艺。

公开(公告)号：US08963294B2

公开(公告)日：2015-02-24

申请号：US11857806

申请日：2007-09-19

申请人： Jochen Beintner ,  Thomas Ludwig ,  Edward Joseph Nowak

发明人： Jochen Beintner ,  Thomas Ludwig ,  Edward Joseph Nowak

IPC分类号： H01L29/04 ,  H01L21/84 ,  H01L27/12 ,  H01L29/66 ,  H01L29/78

CPC分类号： H01L21/845 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/785

摘要： A method, structure and alignment procedure, for forming a finFET. The method including, defining a first fin of the finFET with a first mask and defining a second fin of the finFET with a second mask. The structure including integral first and second fins of single-crystal semiconductor material and longitudinal axes of the first and second fins aligned in the same crystal direction but offset from each other. The alignment procedure including simultaneously aligning alignment marks on a gate mask to alignment targets formed separately by a first masked used to define the first fin and a second mask used to define the second fin.

摘要翻译： 用于形成finFET的方法，结构和取向程序。 该方法包括：用第一掩模限定finFET的第一鳍片，并用第二掩模限定finFET的第二鳍片。 该结构包括单晶半导体材料的整体第一和第二鳍片以及第一和第二鳍片的纵向轴线在相同的晶体方向上排列但彼此偏移。 对准过程包括同时将栅极掩模上的对准标记对准由通过用于限定第一鳍片的第一掩模单独形成的对准靶和用于限定第二鳍片的第二掩模。

公开(公告)号：US20090124069A1

公开(公告)日：2009-05-14

申请号：US11939578

申请日：2007-11-14

申请人： William F. Clark, JR. ,  Edward Joseph Nowak

发明人： William F. Clark, JR. ,  Edward Joseph Nowak

IPC分类号： H01L21/265

CPC分类号： H01L21/26586 ,  H01L21/823431 ,  H01L29/105 ,  H01L29/66795 ,  H01L29/66803

摘要： A method for forming a semiconductor structure. The method includes providing a semiconductor structure including a semiconductor substrate. The semiconductor substrate includes (i) a top substrate surface which defines a reference direction perpendicular to the top substrate surface and (ii) a semiconductor body region. The method further includes implanting an adjustment dose of dopants of a first doping polarity into the semiconductor body region by an adjustment implantation process. Ion bombardment of the adjustment implantation process is in the reference direction. The method further includes (i) patterning the semiconductor substrate resulting in side walls of the semiconductor body region being exposed to a surrounding ambient and then (ii) implanting a base dose of dopants of a second doping polarity into the semiconductor body region by a base implantation process. Ion bombardment of the base implantation process is in a direction which makes a non-zero angle with the reference direction.

摘要翻译： 一种形成半导体结构的方法。 该方法包括提供包括半导体衬底的半导体结构。 半导体衬底包括（i）限定垂直于顶部衬底表面的参考方向的顶部衬底表面和（ii）半导体本体区域。 该方法还包括通过调整注入工艺将第一掺杂极性的掺杂剂的调整剂量注入到半导体体区域中。 离子轰击调整植入过程在参考方向。 该方法还包括（i）对半导体衬底进行图形化，导致半导体体区域的侧壁暴露于周围环境，然后（ii）将碱性剂量的第二掺杂极性掺杂剂注入到半导体本体区域中， 植入过程。 基极注入工艺的离子轰击在与参考方向成非零角度的方向上。

公开(公告)号：US07282423B2

公开(公告)日：2007-10-16

申请号：US11005659

申请日：2004-12-07

申请人： Toshiharu Furukawa ,  Mark Charles Hakey ,  Steven John Holmes ,  David Vaclav Horak ,  Edward Joseph Nowak

发明人： Toshiharu Furukawa ,  Mark Charles Hakey ,  Steven John Holmes ,  David Vaclav Horak ,  Edward Joseph Nowak

IPC分类号： H01L21/76

CPC分类号： H01L29/6659 ,  H01L21/26586 ,  H01L21/2807 ,  H01L21/28114 ,  H01L21/28123 ,  H01L29/1045 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/4991 ,  H01L29/7833

摘要： An FET has a T-shaped gate. The FET has a halo diffusion self-aligned to the bottom portion of the T and an extension diffusion self aligned to the top portion. The halo is thereby separated from the extension implant, and this provides significant advantages. The top and bottom portions of the T-shaped gate can be formed of layers of two different materials, such as germanium and silicon. The two layers are patterned together. Then exposed edges of the bottom layer are selectively chemically reacted and the reaction products are etched away to provide the notch. In another embodiment, the gate is formed of a single gate conductor. A metal is conformally deposited along sidewalls, recess etched to expose a top portion of the sidewalls, and heated to form silicide along bottom portions. The silicide is etched to provide the notch.

摘要翻译： FET具有T形门。 FET具有与T的底部自对准的晕圈扩散，并且与顶部自对准的延伸扩散。 因此，光环与延伸植入物分离，这提供了显着的优点。 T形门的顶部和底部可以由两种不同材料的层形成，例如锗和硅。 两层被图案化在一起。 然后，底层的暴露边缘被选择性地化学反应，并且蚀刻掉反应产物以提供凹口。 在另一个实施例中，栅极由单个栅极导体形成。 金属沿着侧壁共形沉积，凹陷蚀刻以暴露侧壁的顶部，并且被加热以沿底部形成硅化物。 蚀刻硅化物以提供凹口。

公开(公告)号：US6022766A

公开(公告)日：2000-02-08

申请号：US797904

申请日：1997-02-10

申请人： Bomy Able Chen ,  Subhash Balakrishna Kulkarni ,  Jerome Brett Lasky ,  Randy William Mann ,  Edward Joseph Nowak ,  Werner Alois Rausch ,  Francis Roger White

发明人： Bomy Able Chen ,  Subhash Balakrishna Kulkarni ,  Jerome Brett Lasky ,  Randy William Mann ,  Edward Joseph Nowak ,  Werner Alois Rausch ,  Francis Roger White

IPC分类号： H01L27/06 ,  H01L27/11 ,  H01L21/00

CPC分类号： H01L27/1108 ,  H01L27/0688 ,  H01L2924/0002

摘要： An improved field effect transistor (FET) structure is disclosed. It comprises a first insulator layer containing at least one primary level stud extending through the layer; an undoped cap oxide layer disposed over the insulator layer and abutting the upper region of each stud; a primary level thin film transistor (TFT) disposed over the undoped cap oxide layer; and a planarized oxide layer disposed over the TFT. Multiple TFT's can be stacked vertically, and connected to other levels of studs and metal interconnection layers. Another embodiment of the invention includes the use of a protective interfacial cap over the surface of tungsten-type studs. The FET structure can serve as a component of a static random access memory (SRAM) cell. Related processes are also disclosed.

摘要翻译： 公开了一种改进的场效应晶体管（FET）结构。 它包括第一绝缘体层，其包含延伸穿过该层的至少一个主级螺柱; 设置在绝缘体层上并与每个螺柱的上部区域邻接的未掺杂的帽氧化物层; 设置在未掺杂的帽氧化物层上的初级级薄膜晶体管（TFT）; 以及设置在TFT上的平坦化氧化物层。 多个TFT可以垂直堆叠，并连接到其他级别的螺柱和金属互连层。 本发明的另一个实施例包括在钨型螺柱的表面上使用保护性界面盖。 FET结构可以用作静态随机存取存储器（SRAM）单元的组件。 还公开了相关过程。

公开(公告)号：US5831452A

公开(公告)日：1998-11-03

申请号：US803582

申请日：1997-02-20

申请人： Edward Joseph Nowak ,  Minh Ho Tong ,  Lawrence G. Heller

发明人： Edward Joseph Nowak ,  Minh Ho Tong ,  Lawrence G. Heller

IPC分类号： H03K19/096 ,  H03K19/0948

CPC分类号： H03K19/0963

摘要： A novel precharge circuit is provided for dynamic CMOS logic circuits which are immune to leakage currents and reduce overall power consumption. The circuit comprises a precharge transistor for precharging a node to a high voltage level indicting a first logic state during a standby mode. Thereafter, during an active mode, the node may or may not be discharged by connected logic circuitry. If the node is discharged, then an additional transistor is provided to inhibit the precharging of the already charged node during a subsequent standby mode. Similarly, if the node is not discharged, a small keeper transistor is provided to keep the node at a fully precharged level.

摘要翻译： 为动态CMOS逻辑电路提供了一种新颖的预充电电路，其免于漏电流并降低总体功耗。 电路包括用于在待机模式期间将节点预充电到指示第一逻辑状态的高电压电平的预充电晶体管。 此后，在活动模式期间，节点可以被连接的逻辑电路放电，也可以不被放电。 如果节点放电，则提供附加晶体管以在随后的待机模式期间禁止已经充电的节点的预充电。 类似地，如果节点不被放电，则提供小的保持晶体管以保持节点处于完全预充电电平。