公开(公告)号：US07746108B1

公开(公告)日：2010-06-29

申请号：US12417013

申请日：2009-04-02

申请人： Steven P. Young ,  Brian C. Gaide

发明人： Steven P. Young ,  Brian C. Gaide

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： G06F7/5324 ,  G06F7/49994 ,  H03K19/17728 ,  H03K19/17736

摘要： Integrated circuits having a compute-centric architecture. An integrated circuit may include an array of interconnected substantially similar logic blocks, each including a multiplier circuit and a lookup table circuit. The multiplier circuit has first and second inputs coupled to first and second data inputs of the logic block, and an output, and may include a non-uniform array of sub-circuits. The lookup table circuit has a first input coupled to a third data input of the logic block, a second input coupled to the output of the multiplier circuit, and an output coupled to a data output of the logic block. The multiplier circuits in adjacent logic blocks may be coupled together via a multi-bit partial product bus. Optional storage elements store the first and second inputs and the output of the multiplier circuit, the partial product bus, and the output of the lookup table circuit.

摘要翻译： 具有计算中心架构的集成电路。 集成电路可以包括互连的基本相似的逻辑块的阵列，每个逻辑块包括乘法器电路和查找表电路。 乘法器电路具有耦合到逻辑块的第一和第二数据输入的第一和第二输入以及输出，并且可以包括非均匀的子电路阵列。 查找表电路具有耦合到逻辑块的第三数据输入的第一输入，耦合到乘法器电路的输出的第二输入和耦合到逻辑块的数据输出的输出。 相邻逻辑块中的乘法器电路可以经由多位部分乘积总线耦合在一起。 可选的存储元件存储乘法器电路的第一和第二输入和输出，部分乘积总线以及查找表电路的输出。

公开(公告)号：US07746104B1

公开(公告)日：2010-06-29

申请号：US12417024

申请日：2009-04-02

申请人： Brian C. Gaide ,  Steven P. Young

发明人： Brian C. Gaide ,  Steven P. Young

IPC分类号： H03K19/173

CPC分类号： H03K19/17728 ,  H03K19/17736

摘要： A programmable integrated circuit includes a plurality of interconnected logic blocks, each including a logic circuit and an output multiplexer circuit. The output multiplexer circuit includes a first multiplexer having first and second data inputs respectively coupled to first and second outputs of the logic circuit, a select input coupled to an output of another logic block, and a first data output. A second output multiplexer may also have first and second data inputs respectively coupled to the first and second outputs of the logic circuit, a select input coupled to the output of the another logic block, and a second data output. The output multiplexer circuit is programmably coupled, in one of a plurality of operating modes, to provide an output token with the first output of each logic block only when the output multiplexer circuit of the logic block receives tokens indicating valid new data on each of the first, second, and select inputs of the circuit.

摘要翻译： 可编程集成电路包括多个互连的逻辑块，每个逻辑块包括逻辑电路和输出多路复用器电路。 输出多路复用器电路包括第一多路复用器，其具有分别耦合到逻辑电路的第一和第二输出的第一和第二数据输入，耦合到另一逻辑块的输出的选择输入和第一数据输出。 第二输出多路复用器还可以具有分别耦合到逻辑电路的第一和第二输出的第一和第二数据输入，耦合到另一逻辑块的输出的选择输入和第二数据输出。 输出多路复用器电路可编程地以多种操作模式之一耦合，以便仅当逻辑块的输出多路复用器电路接收到指示有效的新数据的令牌时才向每个逻辑块的第一输出提供输出令牌 第一，第二，选择电路的输入。

公开(公告)号：US07733123B1

公开(公告)日：2010-06-08

申请号：US12417057

申请日：2009-04-02

申请人： Steven P. Young ,  Brian C. Gaide

发明人： Steven P. Young ,  Brian C. Gaide

IPC分类号： H03K19/173

CPC分类号： G06F17/5059 ,  G06F17/5077 ,  G06F2217/84 ,  H03K19/17728 ,  H03K19/17736

摘要： An exemplary circuit for implementing conditional statements in self-timed logic circuits includes first and second logic circuits, an input circuit, an output circuit, and a pipelined routing path. The first and second logic circuits each have a self-timed input and a self-timed output. The input circuit is coupled to provide a self-timed input signal to the self-timed input of a selected one of the first or second logic circuits based on the value of a control signal, and is further coupled to output a self-timed select signal. The output circuit is coupled to receive the self-timed output from the first logic circuit and the self-timed output from the second logic circuit, and to output a selected one of the self-timed outputs based on a value of the self-timed select signal. The pipelined routing path routes the self-timed select signal from the input circuit to the output circuit.

摘要翻译： 用于实现自定时逻辑电路中的条件语句的示例性电路包括第一和第二逻辑电路，输入电路，输出电路和流水线路由路径。 第一和第二逻辑电路各自具有自定时输入和自定时输出。 输入电路被耦合以基于控制信号的值向第一或第二逻辑电路中的所选择的一个的自定时输入提供自定时输入信号，并且还耦合以输出自定时选择 信号。 输出电路被耦合以接收来自第一逻辑电路的自定时输出和来自第二逻辑电路的自定时输出，并且基于自定时的值输出所选择的一个自定时输出 选择信号。 流水线路由路径将自定时选择信号从输入电路路由到输出电路。

公开(公告)号：US20090160482A1

公开(公告)日：2009-06-25

申请号：US12004906

申请日：2007-12-20

申请人： James Karp ,  Steven P. Young ,  Bernard J. New ,  Scott S. Nance ,  Patrick J. Crotty

发明人： James Karp ,  Steven P. Young ,  Bernard J. New ,  Scott S. Nance ,  Patrick J. Crotty

IPC分类号： H03K19/177 ,  G06F17/50 ,  H01L23/48 ,  H01L21/58

CPC分类号： H03K19/177 ,  G06F17/5068 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/05553 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/19041 ,  H01L2924/37001 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： Formation of a hybrid integrated circuit device (400) is described. A design for the integrated circuit (100) is obtained and separated into at least two portions responsive to component sizes. A first die (200) is formed for a first portion of the hybrid integrated circuit device (400) using at least in part a first minimum dimension lithography. A second die (300) is formed for a second portion of the device using at least in part a second minimum dimension lithography, where the second die (300) has the second minimum dimension lithography as a smallest lithography used for the forming of the second die (300). The first die (200) and the second die (300) are attached to one another via coupling interconnects respectively thereof to provide the hybrid integrated circuit device (400).

摘要翻译： 描述了混合集成电路器件（400）的形成。 获得集成电路（100）的设计，并将其分离成响应于部件尺寸的至少两个部分。 使用至少部分第一最小尺寸光刻法，为混合集成电路器件（400）的第一部分形成第一裸片（200）。 使用至少部分第二最小尺寸光刻形成用于装置的第二部分的第二裸片（300），其中第二裸片（300）具有作为用于形成第二裸片的最小光刻的第二最小尺寸光刻 死（300）。 第一管芯（200）和第二管芯（300）分别通过其连接互连件彼此附接以提供混合集成电路器件（400）。

公开(公告)号：US07548089B1

公开(公告)日：2009-06-16

申请号：US11880724

申请日：2007-07-24

申请人： Trevor J. Bauer ,  Ramakrishna K. Tanikella ,  Steven P. Young

发明人： Trevor J. Bauer ,  Ramakrishna K. Tanikella ,  Steven P. Young

IPC分类号： H01L25/00

CPC分类号： H03K19/17736 ,  H03K19/00323

摘要： Structures and methods of avoiding hold time violations in a design implemented in a PLD. In a programmable device, the delay of a signal path varies, e.g., depending on the separation between the source and destination of the signal. An optional delay element is provided between a programmable interconnect structure and a destination logic element having a clock skew relative to the source. The optional delay element is programmed by the implementation software to introduce a delay on the signal path when necessary to meet the hold time requirements for the destination logic element. The optional delay is designed to be large enough to overcome hold-time violations even for the largest possible clock skew and the smallest possible signal delay. When no hold time violation occurs, the optional delay element is configured to bypass the additional delay, to avoid imposing a large setup requirement on the signal.

摘要翻译： 在PLD中实现的设计中避免持续时间违规的结构和方法。 在可编程设备中，信号路径的延迟例如取决于信号的源和目的地之间的间隔而变化。 在可编程互连结构和具有相对于源的时钟偏移的目的地逻辑元件之间提供可选的延迟元件。 可选延迟元件由实现软件编程，以在必要时在信号路径上引入延迟以满足目的地逻辑元件的保持时间要求。 可选延迟被设计为足够大，以克服即使对于最大可能的时钟偏移和尽可能小的信号延迟的保持时间违规。 当没有发生保持时间违规时，可选的延迟元件被配置为绕过附加延迟，以避免对信号施加大的设置要求。

公开(公告)号：US07420392B2

公开(公告)日：2008-09-02

申请号：US10898582

申请日：2004-07-23

申请人： David P. Schultz ,  Stephen M. Douglass ,  Steven P. Young ,  Nigel G. Herron ,  Mehul R. Vashi ,  Jane W. Sowards

发明人： David P. Schultz ,  Stephen M. Douglass ,  Steven P. Young ,  Nigel G. Herron ,  Mehul R. Vashi ,  Jane W. Sowards

IPC分类号： H01L25/00 ,  H03K19/173

CPC分类号： H03K19/17772 ,  G06F15/7867 ,  H03K17/22 ,  H03K19/0016 ,  H03K19/17732 ,  H03K19/17736 ,  H03K19/17796

摘要： Interconnecting logic provides connectivity of an embedded fixed logic circuit, or circuits, with programmable logic fabric of a programmable gate array such that the fixed logic circuit functions as an extension of the programmable logic fabric. The interconnecting logic includes interconnecting tiles and may further include interfacing logic. The interconnecting tiles provide selective connectivity between inputs and/or outputs of the fixed logic circuit and interconnect of the programmable logic fabric. The interfacing logic, when included, provides logic circuitry that conditions data transfers between the fixed logic circuit and the programmable logic fabric. In one operation, the programmable logic fabric is configured prior to the startup/boot sequence of the fixed logic circuit. In another operation, the fixed logic circuit is started up and is employed to configure the programmable logic fabric.

摘要翻译： 互连逻辑提供嵌入式固定逻辑电路或电路与可编程门阵列的可编程逻辑结构的连接，使得固定逻辑电路用作可编程逻辑结构的扩展。 互连逻辑包括互连瓦片，并且还可以包括接口逻辑。 互连瓦片提供了固定逻辑电路的输入和/或输出之间的选择性连接以及可编程逻辑结构的互连。 接口逻辑（包含在内）提供逻辑电路，用于对固定逻辑电路和可编程逻辑结构之间的数据传输进行调节。 在一个操作中，可编程逻辑结构在固定逻辑电路的启动/引导顺序之前被配置。 在另一个操作中，固定逻辑电路被启动并用于配置可编程逻辑结构。

公开(公告)号：US07345507B1

公开(公告)日：2008-03-18

申请号：US11333991

申请日：2006-01-17

申请人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

发明人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

IPC分类号： H01L25/00

CPC分类号： H03K19/177

摘要： A multi-product integrated circuit die includes at least two different portions, of which at least one portion can be deliberately rendered non-operational in some manner (e.g., non-functional, inaccessible, and/or non-programmable) within the package. A selection code storage circuit stores a product selection code. A first value of the product selection code selects the option where both the first and second portions of the first die are operational. A second value of the product selection code selects the option where only the first portion of the first die is operational. The selection code storage circuit can include non-volatile memory or a fuse structure, or the product selection code can be configured as a package bonding option. The product selection code can also enable boundary scan for the operational portion of the die, and omit from the boundary scan chain any portions of the die that are deliberately rendered non-operational.

摘要翻译： 多产品集成电路管芯包括至少两个不同的部分，其中至少一个部分可以以某种方式（例如，非功能的，不可访问的和/或不可编程的）被故意地变为不可操作的。 选择码存储电路存储产品选择码。 产品选择代码的第一个值选择第一模具的第一和第二部分都可操作的选项。 产品选择代码的第二个值选择仅第一个模具的第一部分可操作的选项。 选择代码存储电路可以包括非易失性存储器或熔丝结构，或者可以将产品选择代码配置为封装绑定选项。 产品选择代码还可以为模具的操作部分启用边界扫描，并且从边界扫描链中省略故意使其不可操作的模具的任何部分。

公开(公告)号：US07286382B1

公开(公告)日：2007-10-23

申请号：US11590333

申请日：2006-10-31

申请人： Vasisht Mantra Vadi ,  David P. Schultz ,  Steven P. Young ,  Jennifer Wong

发明人： Vasisht Mantra Vadi ,  David P. Schultz ,  Steven P. Young ,  Jennifer Wong

IPC分类号： G11C15/00 ,  G11C11/00

CPC分类号： G11C29/50 ,  G11C7/12 ,  G11C11/41 ,  G11C11/419 ,  G11C2029/1204

摘要： A memory includes a plurality of row segments, with each row segment having a number of memory cells coupled to a corresponding dataline segment pair. Dataline driver circuits are provided between row segments to buffer signals on adjacent dataline segments. A control circuit is coupled to at least one row segment, and provides control signals to the at least one row segment and to the dataline driver circuits.

摘要翻译： 存储器包括多个行段，其中每个行段具有耦合到对应的数据段段对的多个存储器单元。 数据线驱动器电路提供在行段之间以缓冲相邻数据段上的信号。 控制电路耦合到至少一个行段，并且向至少一个行段和数据线驱动器电路提供控制信号。

公开(公告)号：US07248491B1

公开(公告)日：2007-07-24

申请号：US11044746

申请日：2005-01-26

申请人： Alvin Y. Ching ,  Raymond C. Pang ,  Steven P. Young ,  Thanh Pham

发明人： Alvin Y. Ching ,  Raymond C. Pang ,  Steven P. Young ,  Thanh Pham

IPC分类号： G11C15/00

CPC分类号： G11C15/04 ,  G11C7/1075

摘要： According to one aspect of the invention, a circuit for accessing data in a memory is disclosed. The circuit generally comprises a first port having a read logic circuit and a first output which generates data from the memory. A second port has a read logic circuit and a write logic circuit. A second output is coupled to the second port, and also generates data from the memory. Circuits for separately selecting read and write widths for a port of a memory, such as a random access memory, are disclosed. Finally, other embodiments related to implementing a content addressable memory in a programmable logic device are disclosed. Further, a method of accessing data in a memory is disclosed.

摘要翻译： 根据本发明的一个方面，公开了一种用于访问存储器中的数据的电路。 电路通常包括具有读逻辑电路的第一端口和从存储器产生数据的第一输出。 第二端口具有读逻辑电路和写逻辑电路。 第二输出耦合到第二端口，并且还从存储器产生数据。 公开了用于单独选择存储器的端口（例如随机存取存储器）的读取和写入宽度的电路。 最后，公开了在可编程逻辑器件中实现内容可寻址存储器的其它实施例。 此外，公开了一种访问存储器中的数据的方法。

公开(公告)号：US07221186B1

公开(公告)日：2007-05-22

申请号：US11152763

申请日：2005-06-14

申请人： Steven P. Young

发明人： Steven P. Young

IPC分类号： H03K19/173

CPC分类号： H03K19/173

摘要： In an integrated circuit including an array of substantially similar tiles, a tile includes a logic block and one or more columns of routing multiplexers driving interconnect lines that can be used to programmably interconnect the logic blocks. Each routing multiplexer in a first column drives a vertically adjacent subset of the routing multiplexers in the first and/or a second column. Optionally, each routing multiplexer also drives a vertically adjacent subset of a column of input multiplexers of a logic block. In some embodiments, the adjacent groups of routing multiplexers and input multiplexers driven by each routing multiplexer are horizontally aligned within the tile. In some embodiments, every signal coupled to drive one of the routing multiplexers in a column drives a vertically adjacent subset of the routing multiplexers. In some embodiments, each interconnect line has exit points, and every exit point drives a vertically adjacent set of the routing multiplexers.

摘要翻译： 在包括基本相似的瓦片的阵列的集成电路中，瓦片包括逻辑块和驱动可用于可编程地互连逻辑块的互连线的一列或多列路由多路复用器。 第一列中的每个路由多路复用器在第一列和/或第二列中驱动路由多路复用器的垂直相邻子集。 可选地，每个路由多路复用器还驱动逻辑块的输入多路复用器列的垂直相邻子集。 在一些实施例中，由每个路由多路复用器驱动的相邻组的路由多路复用器和输入多路复用器在该瓦片内水平对准。 在一些实施例中，耦合以驱动列中的路由多路复用器之一的每个信号驱动路由多路复用器的垂直相邻子集。 在一些实施例中，每个互连线具有出口点，并且每个出口点驱动垂直相邻的路由多路复用器组。