公开(公告)号：US07612410B1

公开(公告)日：2009-11-03

申请号：US11199614

申请日：2005-08-08

申请人： Jeffrey Watt ,  Irfan Rahim

发明人： Jeffrey Watt ,  Irfan Rahim

IPC分类号： H01L29/861

CPC分类号： H01L27/0262 ,  H01L29/7436

摘要： The present invention is a trigger device useful, for example, in triggering an SCR in an ESD protection circuit. Illustratively, an NMOS trigger device comprises a gate and heavily doped P and N regions in a P-well on opposite sides of the gate. A first N type source/drain extension and a first P-type pocket region extend from the P region toward the N region with the pocket region located under the source/drain extension and extending under the gate. A second N-type source/drain extension and a second P-type pocket region extend from the N region toward the P region with the pocket region located under the source/drain extension and extending under the gate. Preferably, the gate itself is heavily doped so that one half of the gate on the side adjacent the heavily doped P region is also heavily doped with dopants of P-type conductivity and the other half of the gate on the side adjacent the heavily doped N region is also heavily doped with dopants of N-type conductivity. Doping the gate increases the threshold voltage by about one Volt due to an increase in the work function on the source side of the gate.

摘要翻译： 本发明是一种触发装置，例如用于触发ESD保护电路中的SCR。 说明性地，NMOS触发器件包括在栅极的相对侧上的P阱中的栅极和重掺杂P和N区。 第一N型源极/漏极延伸部分和第一P型凹槽区域从P区域朝向N区域延伸，其中凹部区域位于源极/漏极延伸部下方并在栅极下方延伸。 第二N型源极/漏极延伸部分和第二P型凹槽区域从N区域延伸到P区域，其中该凹陷区域位于源极/漏极延伸部分下方并在栅极之下延伸。 优选地，栅极本身是重掺杂的，使得与重掺杂P区相邻的一侧的栅极的一半也被P型导电性的掺杂剂重掺杂，并且与重掺杂N相邻的一侧栅极的另一半 区域也被N型导电性的掺杂剂重掺杂。 由于栅极的源极侧的功函数增加，掺杂栅极将阈值电压提高约1伏特。

公开(公告)号：US07348827B2

公开(公告)日：2008-03-25

申请号：US10848953

申请日：2004-05-19

申请人： Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

发明人： Irfan Rahim ,  Peter McElheny ,  Yow-Juang W. Liu ,  Bruce Pedersen

IPC分类号： G05F3/02

CPC分类号： H03K19/1731 ,  G06F17/5054 ,  H03K19/00369 ,  H03K2217/0018

摘要： A programmable logic device (PLD) includes mechanisms for adjusting or setting the body bias of one or more transistors. The PLD includes a body-bias generator. The body-bias generator is configured to set a body bias of one or more transistors within the programmable logic device. More specifically, the body-bias generator sets the body bias of the transistor(s) so as to trade off performance and power consumption of the transistor(s).

摘要翻译： 可编程逻辑器件（PLD）包括用于调整或设置一个或多个晶体管的体偏置的机构。 PLD包括体偏置发生器。 体偏置发生器被配置为设置可编程逻辑器件内的一个或多个晶体管的体偏置。 更具体地，体偏置发生器设置晶体管的体偏置，以便折衷晶体管的性能和功耗。

公开(公告)号：US07319253B2

公开(公告)日：2008-01-15

申请号：US10883091

申请日：2004-07-01

申请人： Lakhbeer S Sidhu ,  Irfan Rahim ,  Jeffrey Watt ,  John E Turner

发明人： Lakhbeer S Sidhu ,  Irfan Rahim ,  Jeffrey Watt ,  John E Turner

IPC分类号： H01L27/108

CPC分类号： G11C11/412 ,  H01L27/0207 ,  H01L27/11807

摘要： A configuration memory cell (“CRAM”) for a field programmable gate array (“FPGA”) integrated circuit (“IC”) device is given increased resistance to single event upset (“SEU”). A portion of the gate structure of the input node of the CRAM is increased in size relative to the nominal size of the remainder of the gate structure. Part of the enlarged gate structure is located capacitively adjacent to an N-well region of the IC, and another part is located capacitively adjacent to a P-well region of the IC. This arrangement gives the input node increased capacitance to resist SEU, regardless of the logical level of the input node. The invention is also applicable to any node of any type of memory cell for which increased resistance to SEU is desired.

摘要翻译： 用于现场可编程门阵列（“FPGA”）集成电路（“IC”）器件的配置存储单元（“CRAM”）被赋予增加的对单一事件不正常（“SEU”）的阻力。 CRAM的输入节点的栅极结构的一部分相对于栅极结构的其余部分的标称尺寸增大。 放大栅极结构的一部分位于与IC的N阱区电容性相邻的位置，另一部分位于与IC的P阱区电容相邻的位置。 这种布置使得输入节点增加了抵抗SEU的电容，而与输入节点的逻辑电平无关。 本发明也可应用于任何类型的存储器单元的任何节点，其对期望增加的对SEU的抗性。

公开(公告)号：US07200824B1

公开(公告)日：2007-04-03

申请号：US10990663

申请日：2004-11-16

申请人： Lakhbeer Sidhu ,  Irfan Rahim

发明人： Lakhbeer Sidhu ,  Irfan Rahim

IPC分类号： G06F17/50 ,  G06F19/00 ,  H03K19/003 ,  H01L25/00

CPC分类号： G06F17/5068 ,  G06F17/504 ,  G06F2217/78 ,  G06F2217/84

摘要： Methods and apparatus are provided for harnessing the effects of process variations in a semiconductor device. In one example, implementing an electronic design based on collected performance parameters is provided. In general, a core is segmented into multiple core regions. A performance parameter can be collected from each of the core regions. The performance parameter can be collected with a performance measuring mechanism associated with the core region. The performance parameter can be correlated to the performance requirements of an electronic device portion, and the electronic design portion can be implemented in a core region that has a performance parameter matched to the needs of the electronic design portion. In this way, process variation effects are harnessed by optimizing the implementation of the electronic design in regions of the semiconductor device best suited the needs of each electronic design portion. Therefore, performance/power optimization of the semiconductor device can be realized.

摘要翻译： 提供了用于利用半导体器件中工艺变化的影响的方法和装置。 在一个示例中，提供了基于收集的性能参数实现电子设计。 通常，核心被分割成多个核心区域。 可以从每个核心区域收集性能参数。 可以使用与核心区域相关联的性能测量机制来收集性能参数。 性能参数可以与电子设备部分的性能要求相关联，并且电子设计部分可以在具有与电子设计部分的需要匹配的性能参数的核心区域中实现。 以这种方式，通过优化在最适合每个电子设计部分的需要的半导体器件的区域中电子设计的实现来利用工艺变化效应。 因此，可以实现半导体器件的性能/功率优化。

公开(公告)号：US20050258862A1

公开(公告)日：2005-11-24

申请号：US10848953

申请日：2004-05-19

申请人： Irfan Rahim ,  Peter McElheny ,  Yow-Juang Liu ,  Bruce Pedersen

发明人： Irfan Rahim ,  Peter McElheny ,  Yow-Juang Liu ,  Bruce Pedersen

IPC分类号： G06F17/50 ,  H03K19/00 ,  H03K19/003 ,  H03K19/173

CPC分类号： H03K19/1731 ,  G06F17/5054 ,  H03K19/00369 ,  H03K2217/0018

摘要： A programmable logic device (PLD) includes mechanisms for adjusting or setting the body bias of one or more transistors. The PLD includes a body-bias generator. The body-bias generator is configured to set a body bias of one or more transistors within the programmable logic device. More specifically, the body-bias generator sets the body bias of the transistor(s) so as to trade off performance and power consumption of the transistor(s).

摘要翻译： 可编程逻辑器件（PLD）包括用于调整或设置一个或多个晶体管的体偏置的机构。 PLD包括体偏置发生器。 体偏置发生器被配置为设置可编程逻辑器件内的一个或多个晶体管的体偏置。 更具体地，体偏置发生器设置晶体管的体偏置，以便折衷晶体管的性能和功耗。

公开(公告)号：US06670676B1

公开(公告)日：2003-12-30

申请号：US09604190

申请日：2000-06-27

申请人： Irfan Rahim

发明人： Irfan Rahim

IPC分类号： H01L2362

CPC分类号： H01L27/0251 ,  H01L2924/0002 ,  H01L2924/00

摘要： An apparatus comprising a first circuit. The first circuit may be configured to limit conduction between a first and a second power supply pin in response to one or more control signals. One or more of a plurality of paths may limit the conduction in response to one or more voltages.

摘要翻译： 一种包括第一电路的装置。 第一电路可以被配置为响应于一个或多个控制信号来限制第一和第二电源引脚之间的导通。 多个路径中的一个或多个可以响应于一个或多个电压来限制导通。