公开(公告)号：US20110193174A1

公开(公告)日：2011-08-11

申请号：US12704296

申请日：2010-02-11

申请人： Der-Chyang Yeh ,  Hsing-Kuo Hsia ,  Hao-Hsun Lin ,  Chih-Ping Chao ,  Chin-Hao Su ,  Hsi-Kuei Cheng

发明人： Der-Chyang Yeh ,  Hsing-Kuo Hsia ,  Hao-Hsun Lin ,  Chih-Ping Chao ,  Chin-Hao Su ,  Hsi-Kuei Cheng

IPC分类号： H01L27/06 ,  H01L21/8249

CPC分类号： H01L27/0623 ,  H01L21/28518 ,  H01L21/8249 ,  H01L29/45

摘要： A structure and method for providing a multiple silicide integration is provided. An embodiment comprises forming a first transistor and a second transistor on a substrate. The first transistor is masked and a first silicide region is formed on the second transistor. The second transistor is then masked and a second silicide region is formed on the first transistor, thereby allowing for device specific silicide regions to be formed on the separate devices.

摘要翻译： 提供了一种提供多重硅化物整合的结构和方法。 一个实施例包括在衬底上形成第一晶体管和第二晶体管。 第一晶体管被掩蔽，并且在第二晶体管上形成第一硅化物区。 然后对第二晶体管进行掩模，并且在第一晶体管上形成第二硅化物区域，从而允许在独立器件上形成器件特定的硅化物区域。

公开(公告)号：US07528478B2

公开(公告)日：2009-05-05

申请号：US11363813

申请日：2006-02-28

申请人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

发明人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

IPC分类号： H01L23/12

CPC分类号： H01L24/13 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2924/0001 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/00014

摘要： An integrated circuit having post passivation interconnections with a second connection pattern is disclosed. A passivation layer (preferably made of a non-oxide material) is formed over the integrated circuit already having a first plurality of contact pads in a first connection pattern. A buffer layer is then formed over the passivation layer. The buffer layer preferably is a silicon oxide layer with a thickness substantially smaller than a thickness of the passivation layer. A post passivation metal layer is deposited over the buffer layer. A second plurality of contact pads as part of the second connection pattern is formed in the post passivation metal layer.

摘要翻译： 公开了具有第二连接图案的后钝化互连的集成电路。 在已经具有第一连接图案中的第一多个接触焊盘的集成电路上形成钝化层（优选由非氧化物材料制成）。 然后在钝化层上形成缓冲层。 缓冲层优选是氧化硅层，其厚度基本上小于钝化层的厚度。 后钝化金属层沉积在缓冲层上。 作为第二连接图案的一部分的第二多个接触焊盘形成在后钝化金属层中。

公开(公告)号：US20060145332A1

公开(公告)日：2006-07-06

申请号：US11363813

申请日：2006-02-28

申请人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

发明人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

IPC分类号： H01L23/12

CPC分类号： H01L24/13 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2924/0001 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/00014

摘要： An integrated circuit having post passivation interconnections with a second connection pattern is disclosed. A passivation layer (preferably made of a non-oxide material) is formed over the integrated circuit already having a first plurality of contact pads in a first connection pattern. A buffer layer is then formed over the passivation layer. The buffer layer preferably is a silicon oxide layer with a thickness substantially smaller than a thickness of the passivation layer. A post passivation metal layer is deposited over the buffer layer. A second plurality of contact pads as part of the second connection pattern is formed in the post passivation metal layer.

摘要翻译： 公开了具有第二连接图案的后钝化互连的集成电路。 在已经具有第一连接图案中的第一多个接触焊盘的集成电路上形成钝化层（优选由非氧化物材料制成）。 然后在钝化层上形成缓冲层。 缓冲层优选是氧化硅层，其厚度基本上小于钝化层的厚度。 后钝化金属层沉积在缓冲层上。 作为第二连接图案的一部分的第二多个接触焊盘形成在后钝化金属层中。

公开(公告)号：US07026233B2

公开(公告)日：2006-04-11

申请号：US10635621

申请日：2003-08-06

申请人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

发明人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

IPC分类号： H01L21/50 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/461

CPC分类号： H01L24/13 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2924/0001 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/00014

摘要： A method of forming post passivation interconnects for an integrated circuit is disclosed. A passivation layer of a non-oxide material is formed over the integrated circuit. A buffer layer is then formed over the passivation layer. The buffer layer preferably is a silicon oxide layer with a thickness substantially smaller than a thickness of the passivation layer. A post passivation metal layer is deposited over the buffer layer and a connection pattern is formed in the post passivation metal layer.

摘要翻译： 公开了一种形成用于集成电路的后钝化互连的方法。 在该集成电路上形成非氧化物材料的钝化层。 然后在钝化层上形成缓冲层。 缓冲层优选是氧化硅层，其厚度基本上小于钝化层的厚度。 在缓冲层上沉积钝化金属层，并且在后钝化金属层中形成连接图案。

公开(公告)号：US20050032353A1

公开(公告)日：2005-02-10

申请号：US10635621

申请日：2003-08-06

申请人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

发明人： Hsi-Kuei Cheng ,  Hung-Ju Chien ,  Hsun-Chang Chan ,  Chu-Chang Chen ,  Ying-Lang Wang ,  Chin-Hao Su ,  Hsien-Ping Feng ,  Shih-Tzung Chang

IPC分类号： H01L21/4763 ,  H01L21/60 ,  H01L23/31 ,  H01L23/485

CPC分类号： H01L24/13 ,  H01L23/3114 ,  H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05567 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/16 ,  H01L2924/0001 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/00014

摘要： A method of forming post passivation interconnects for an integrated circuit is disclosed. A passivation layer of a non-oxide material is formed over the integrated circuit. A buffer layer is then formed over the passivation layer. The buffer layer preferably is a silicon oxide layer with a thickness substantially smaller than a thickness of the passivation layer. A post passivation metal layer is deposited over the buffer layer and a connection pattern is formed in the post passivation metal layer.

摘要翻译： 公开了一种形成用于集成电路的后钝化互连的方法。 在该集成电路上形成非氧化物材料的钝化层。 然后在钝化层上形成缓冲层。 缓冲层优选是氧化硅层，其厚度基本上小于钝化层的厚度。 在缓冲层上沉积钝化金属层，并且在后钝化金属层中形成连接图案。

公开(公告)号：US08993393B2

公开(公告)日：2015-03-31

申请号：US12704296

申请日：2010-02-11

申请人： Der-Chyang Yeh ,  Hsing-Kuo Hsia ,  Hao-Hsun Lin ,  Chih-Ping Chao ,  Chin-Hao Su ,  Hsi-Kuei Cheng

发明人： Der-Chyang Yeh ,  Hsing-Kuo Hsia ,  Hao-Hsun Lin ,  Chih-Ping Chao ,  Chin-Hao Su ,  Hsi-Kuei Cheng

IPC分类号： H01L29/72 ,  H01L21/8249 ,  H01L21/285 ,  H01L27/06

CPC分类号： H01L27/0623 ,  H01L21/28518 ,  H01L21/8249 ,  H01L29/45

摘要： A structure and method for providing a multiple silicide integration is provided. An embodiment comprises forming a first transistor and a second transistor on a substrate. The first transistor is masked and a first silicide region is formed on the second transistor. The second transistor is then masked and a second silicide region is formed on the first transistor, thereby allowing for device specific silicide regions to be formed on the separate devices.

摘要翻译： 提供了一种提供多重硅化物整合的结构和方法。 一个实施例包括在衬底上形成第一晶体管和第二晶体管。 第一晶体管被掩蔽，并且在第二晶体管上形成第一硅化物区。 然后对第二晶体管进行掩模，并且在第一晶体管上形成第二硅化物区域，从而允许在独立器件上形成器件特定的硅化物区域。