公开(公告)号：US08782302B2

公开(公告)日：2014-07-15

申请号：US13326991

申请日：2011-12-15

申请人： Ignazio Antonino Urzi ,  Philippe D'Audigier ,  Daniele Mangano

发明人： Ignazio Antonino Urzi ,  Philippe D'Audigier ,  Daniele Mangano

IPC分类号： G06F3/00 ,  G06F5/00 ,  G06F13/00

CPC分类号： G06F15/7842 ,  G06F15/7825

摘要： A node having a node input is configured to receive a plurality of transactions intended for a plurality of different targets. The node has multiple node outputs. At least one target is provided, that target including an input configured to receive a respective output of the node. The node is configured to direct transactions to the at least one target or an output (for passing to a different partition) depending on whether the transactions are intended for the target or a different target. This determination is made in response to a conversion operation which converts a target address of the transaction to an identification associated with the target or the output.

摘要翻译： 具有节点输入的节点被配置为接收用于多个不同目标的多个事务。 该节点具有多个节点输出。 提供至少一个目标，该目标包括被配置为接收节点的相应输出的输入。 该节点被配置为根据事务是针对目标还是不同的目标将事务定向到至少一个目标或输出（用于传递到不同的分区）。 响应于将交易的目标地址转换为与目标或输出相关联的标识的转换操作进行该确定。

公开(公告)号：US08780935B2

公开(公告)日：2014-07-15

申请号：US13327419

申请日：2011-12-15

申请人： Daniele Mangano ,  Ignazio Antonino Urzi′

发明人： Daniele Mangano ,  Ignazio Antonino Urzi′

IPC分类号： H04J3/16

CPC分类号： G06F13/4059

摘要： A communication system includes interfacing between a first synchronous circuit and a second synchronous circuit. The system includes a first interface system and a second interface system. The first interface system receives data from the first synchronous circuit, and encodes the data according to an asynchronous communication protocol. The encoded data are transmitted over a communication channel to the second interface system. The second interface system decodes the data and transmits the decoded data to the second synchronous circuit. The first interface system includes a first FIFO memory for storing temporarily the data received from the first synchronous circuit and the second interface system includes a second FIFO memory for storing temporarily the data transmitted over the communication channel.

摘要翻译： 通信系统包括第一同步电路和第二同步电路之间的接口。 该系统包括第一接口系统和第二接口系统。 第一接口系统从第一同步电路接收数据，并根据异步通信协议对数据进行编码。 编码数据通过通信信道发送到第二接口系统。 第二接口系统解码数据并将解码的数据发送到第二同步电路。 第一接口系统包括用于临时存储从第一同步电路接收的数据的第一FIFO存储器，第二接口系统包括用于临时存储在通信信道上发送的数据的第二FIFO存储器。

公开(公告)号：US08631184B2

公开(公告)日：2014-01-14

申请号：US13112802

申请日：2011-05-20

申请人： Daniele Mangano ,  Ignazio Antonio Urzi′

发明人： Daniele Mangano ,  Ignazio Antonio Urzi′

IPC分类号： G06F13/20 ,  G06F13/36 ,  G06F13/40

CPC分类号： G06F13/4027 ,  G06F13/404 ,  G06F13/4059 ,  G06F2213/0038

摘要： Transactions of the request/response type between a first circuit module and a second circuit module operating with incompatible protocols or interfaces envisage organizing a queue of memory locations for storing transaction information items and transaction identifiers associated to said transactions and implementing the transactions via operations of reading/writing of the locations in the queue, mapping on the transaction identifiers information for management of the queue.

摘要翻译： 第一电路模块和第二电路模块之间的请求/响应类型的交易操作不兼容的协议或接口，设想组织用于存储与所述交易相关联的交易信息项和交易标识符的存储器位置队列，并通过读取操作来实现交易 /写入队列中的位置，映射关于事务标识符的信息，用于管理队列。

公开(公告)号：US08412795B2

公开(公告)日：2013-04-02

申请号：US12759229

申请日：2010-04-13

申请人： Daniele Mangano ,  Giuseppe Falconeri ,  Giovanni Strani

发明人： Daniele Mangano ,  Giuseppe Falconeri ,  Giovanni Strani

IPC分类号： G06F15/16 ,  G06F15/167 ,  G06F15/173 ,  H04L12/28 ,  H04B7/185 ,  H04J3/16

CPC分类号： H04L49/109 ,  H04L47/70 ,  H04L47/781 ,  H04L47/822 ,  H04L47/826

摘要： A system such as a “System-on-Chip” includes an interconnection network, a set of initiator modules for transmitting data towards the interconnection network and at least one communication arbiter for deciding, as a function of a set of configuration values, which transmissions of the initiator modules have access to the interconnection network. At least one configuration value is associated with each initiator module. A control device coupled to at least one of the initiator modules detects a communication status associated with the transmissions of the coupled initiator and generates a communication status signal whose value is representative of such status, determines a filtered value representative of a series of the values of the communication status signal, and selectively varies one of the configuration values as a function of the filtered value.

摘要翻译： 诸如片上系统的系统包括互连网络，用于向互连网络发送数据的一组发起者模块和至少一个通信仲裁器，用于根据一组配置值来确定哪些传输 启动器模块可以访问互连网络。 至少一个配置值与每个启动器模块相关联。 耦合到至少一个发起者模块的控制设备检测与所耦合的发起者的传输相关联的通信状态，并产生其值表示这种状态的通信状态信号，确定代表一系列值的 通信状态信号，并且根据滤波值选择性地改变配置值中的一个。

公开(公告)号：US07925803B2

公开(公告)日：2011-04-12

申请号：US12191792

申请日：2008-08-14

申请人： Daniele Mangano ,  Giuseppe Guarnaccia ,  Carmelo Pistritto

发明人： Daniele Mangano ,  Giuseppe Guarnaccia ,  Carmelo Pistritto

IPC分类号： G06F5/00

CPC分类号： H04L7/02 ,  H04L7/0008 ,  H04L7/005

摘要： Full-duplex communication over a communication link between an initiator operating with an initiator clock and a target operating with a target clock involves, in communication from the initiator to the target: storing data from the initiator in a first FIFO memory with the initiator clock, reading data from the initiator stored in the first FIFO memory, wherein reading is with the target clock transmitting the data read from the first FIFO memory over a first mesochronous link, and storing the data transmitted over the first mesochronous link in a buffer whereby the data are made available to the target. Communication from the target to the initiator includes: transmitting data from the target over a second mesochronous link, and storing the data transmitted over the second mesochronous link in a second FIFO memory, wherein storing is with the target clock, whereby the data are made available to the initiator for reading from the second FIFO memory with the initiator clock signal.

摘要翻译： 通过在与发起者时钟之间操作的发起者与目标时钟操作的目标之间的通信链路上的通信链路的全双工通信涉及在从发起者到目标的通信中：将来自发起者的数据存储在具有发起者时钟的第一FIFO存储器中， 从存储在第一FIFO存储器中的启动器读取数据，其中读取与目标时钟在第一中间同步链路上传送从第一FIFO存储器读取的数据，并将通过第一中间同步链路发送的数据存储在缓冲器中，由此数据 被提供给目标。 从目标到发起者的通信包括：通过第二中间同步链路从目标传送数据，以及将通过第二中间同步链路发送的数据存储在第二FIFO存储器中，其中存储有目标时钟，从而数据可用 发起者用于利用发起者时钟信号从第二FIFO存储器读取。

公开(公告)号：US20100080229A1

公开(公告)日：2010-04-01

申请号：US12567114

申请日：2009-09-25

申请人： Alberto SCANDURRA ,  Giuseppe Falconeri ,  Daniele Mangano

发明人： Alberto SCANDURRA ,  Giuseppe Falconeri ,  Daniele Mangano

IPC分类号： H04L12/56

CPC分类号： H04L49/10 ,  H04L49/109 ,  H04L49/55

摘要： A method of performing transactions in a communication network in which is exchanged between Intellectual Property (IP) cores has information transported in packets which include a header for transporting control information and one or more payloads transporting content. A versatile packet format is used which is adapted to transport different traffic patterns generated by the IP cores using different protocols for simple interoperability between the IP cores and also providing configurability of the granularity arbitration process to correct crossing the routers in the communication network.

摘要翻译： 在知识产权（IP）核心之间交换的通信网络中执行交易的方法具有以分组方式传送的信息，包括用于传送控制信息的报头和传送内容的一个或多个有效载荷。 使用通用的分组格式，其适于使用不同的协议传输由IP核产生的不同流量模式，用于IP核之间的简单互操作性，并且还提供粒度仲裁过程的可配置性，以校正通过通信网络中的路由器。

公开(公告)号：US20090049212A1

公开(公告)日：2009-02-19

申请号：US12191792

申请日：2008-08-14

申请人： Daniele Mangano ,  Giuseppe Guarnaccia ,  Carmelo Pistritto

发明人： Daniele Mangano ,  Giuseppe Guarnaccia ,  Carmelo Pistritto

IPC分类号： G06F1/12

CPC分类号： H04L7/02 ,  H04L7/0008 ,  H04L7/005

摘要： Full-duplex communication over a communication link between an initiator operating with an initiator clock and a target operating with a target clock involves, in communication from the initiator to the target: storing data from the initiator in a first FIFO memory with the initiator clock, reading data from the initiator stored in the first FIFO memory, wherein reading is with the target clock transmitting the data read from the first FIFO memory over a first mesochronous link, and storing the data transmitted over the first mesochronous link in a buffer whereby the data are made available to the target. Communication from the target to the initiator includes: transmitting data from the target over a second mesochronous link, and storing the data transmitted over the second mesochronous link in a second FIFO memory, wherein storing is with the target clock, whereby the data are made available to the initiator for reading from the second FIFO memory with the initiator clock signal.

摘要翻译： 通过在与发起者时钟之间操作的发起者与目标时钟操作的目标之间的通信链路上的通信链路的全双工通信涉及在从发起者到目标的通信中：将来自发起者的数据存储在具有发起者时钟的第一FIFO存储器中， 从存储在第一FIFO存储器中的启动器读取数据，其中读取与目标时钟在第一中间同步链路上传送从第一FIFO存储器读取的数据，并将通过第一中间同步链路发送的数据存储在缓冲器中，由此数据 被提供给目标。 从目标到发起者的通信包括：通过第二中间同步链路从目标传送数据，以及将通过第二中间同步链路发送的数据存储在第二FIFO存储器中，其中存储与目标时钟，从而数据可用 发起者用于利用发起者时钟信号从第二FIFO存储器读取。

公开(公告)号：US20120281713A1

公开(公告)日：2012-11-08

申请号：US13463640

申请日：2012-05-03

申请人： Daniele MANGANO ,  Giuseppe Falconeri ,  Ignazio Antonino Urzi'

发明人： Daniele MANGANO ,  Giuseppe Falconeri ,  Ignazio Antonino Urzi'

IPC分类号： H04L12/413

CPC分类号： H04L47/26 ,  H04L47/2441

摘要： A communication system transmits data from a first circuit over a communication channel to a second circuit, the data having a first priority and a second priority. The communication system includes a separation circuit, a first-in first-out (FIFO) memory, and a control circuit.

摘要翻译： 通信系统通过通信信道将数据从第一电路传送到第二电路，该数据具有第一优先级和第二优先级。 通信系统包括分离电路，先进先出（FIFO）存储器和控制电路。

公开(公告)号：US20120159095A1

公开(公告)日：2012-06-21

申请号：US13324838

申请日：2011-12-13

申请人： Daniele Mangano ,  Salvatore Pisasale ,  Ignazio Antonino Urzi'

发明人： Daniele Mangano ,  Salvatore Pisasale ,  Ignazio Antonino Urzi'

IPC分类号： G06F12/00

CPC分类号： G06F13/4059 ,  G06F1/12 ,  G06F13/1673 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/42

摘要： An interface system for interfacing an asynchronous circuit with a synchronous circuit, wherein the synchronous circuit samples, in response to a clock signal, a first data signal when a first control signal indicates that the first data signal contains valid data, and wherein the asynchronous circuit generates a second data signal according to an asynchronous communication protocol. The system includes a FIFO memory, a control circuit for asynchronously writing the second data signal in the memory when the second data signal indicates the start of a communication, and synchronously reading the second data signal from the memory in response to a clock signal, and a conversion circuit for decoding, according to a asynchronous communication protocol, the second data signal read from the memory in a decoded data signal, wherein the decoded data signal corresponds to the first data signal.

摘要翻译： 一种用于将异步电路与同步电路接口的接口系统，其中当第一控制信号指示第一数据信号包含有效数据时，同步电路响应于时钟信号采样第一数据信号，并且其中异步电路 根据异步通信协议生成第二数据信号。 该系统包括FIFO存储器，当第二数据信号指示通信开始时，用于将第二数据信号异步写入存储器中的控制电路，以及响应于时钟信号从存储器同步读取第二数据信号，以及 一种转换电路，用于根据异步通信协议在解码的数据信号中解码从存储器读取的第二数据信号，其中解码的数据信号对应于第一数据信号。

公开(公告)号：US20120159017A1

公开(公告)日：2012-06-21

申请号：US13326991

申请日：2011-12-15

申请人： Ignazio Antonino URZI ,  Philippe D'AUDIGIER ,  Daniele MANGANO

发明人： Ignazio Antonino URZI ,  Philippe D'AUDIGIER ,  Daniele MANGANO

IPC分类号： G06F13/14

CPC分类号： G06F15/7842 ,  G06F15/7825

摘要： A node having a node input is configured to receive a plurality of transactions intended for a plurality of different targets. The node has multiple node outputs. At least one target is provided, that target including an input configured to receive a respective output of the node. The node is configured to direct transactions to the at least one target or an output (for passing to a different partition) depending on whether the transactions are intended for the target or a different target. This determination is made in response to a conversion operation which converts a target address of the transaction to an identification associated with the target or the output.

摘要翻译： 具有节点输入的节点被配置为接收用于多个不同目标的多个事务。 该节点具有多个节点输出。 提供至少一个目标，该目标包括被配置为接收节点的相应输出的输入。 该节点被配置为根据事务是针对目标还是不同的目标将事务定向到至少一个目标或输出（用于传递到不同的分区）。 响应于将交易的目标地址转换为与目标或输出相关联的标识的转换操作进行该确定。