公开(公告)号：US06240040B1

公开(公告)日：2001-05-29

申请号：US09526239

申请日：2000-03-15

申请人： Takao Akaogi ,  Lee Edward Cleveland ,  Kendra Nguyen

发明人： Takao Akaogi ,  Lee Edward Cleveland ,  Kendra Nguyen

IPC分类号： G11C800

CPC分类号： G11C16/26 ,  G11C16/08 ,  G11C16/10 ,  G11C2216/22

摘要： An address buffering and decoding architecture for a multiple bank (or N bank) simultaneous operation flash memory is described. For the duration of a read operation at one bank of the N banks, a write operation can only be performed on any one of the other N-1 banks. For the duration of a write operation at one bank of the N banks, a read operation can only be performed on any one of the other N-1 banks. The address buffering and decoding architecture includes a control logic circuit, an address selection circuit located at each of the N banks, and address buffer circuitry. The control logic circuit is used to generate N read select signals to select one bank of the N banks for a read operation and N write select signals to select another bank of the N banks for a write operation. Each address selection circuit is configured to receive from the control logic circuit a respective one of the N read select signals and a respective one of the N write select signals. The address buffer circuitry is used to simultaneously provide a write address and a read address in order to access core memory cells. Respective first portions of the write and read addresses are provided to the control logic circuit to generate the respective N read select signals and N write select signals. Respective second portions of the write and read addresses are provided to the respective address selection circuit.

摘要翻译： 描述了用于多组（或N组）同时操作闪速存储器的地址缓冲和解码架构。 对于在N个存储体的一个存储体中的读取操作的持续时间，只能对其他N-1个存储体中的任一个进行写入操作。 对于在N个存储体的一个存储体中的写入操作的持续时间，只能对其他N-1个存储体中的任一个进行读取操作。 地址缓冲和解码架构包括控制逻辑电路，位于N个存储体中的每一个的地址选择电路和地址缓冲器电路。 控制逻辑电路用于产生N个读取选择信号以选择用于读取操作的N个存储体中的一个存储单元和N个写入选择信号，以便为写入操作选择N个存储体的另一个存储体。 每个地址选择电路被配置为从控制逻辑电路接收N个读选择信号中的相应一个和N个写入选择信号中的相应一个。 地址缓冲器电路用于同时提供写入地址和读取地址以便访问核心存储器单元。 将写入和读取地址的各个第一部分提供给控制逻辑电路以产生相应的N个读取选择信号和N个写入选择信号。 将写入和读取地址的相应第二部分提供给相应的地址选择电路。

公开(公告)号：US06351420B1

公开(公告)日：2002-02-26

申请号：US09595519

申请日：2000-06-16

申请人： Takao Akaogi ,  Ali K. Al-Shamma ,  Lee Edward Cleveland ,  Yong Kim ,  Jin-Lien Lin ,  Boon Tang Teh ,  Kendra Nguyen

发明人： Takao Akaogi ,  Ali K. Al-Shamma ,  Lee Edward Cleveland ,  Yong Kim ,  Jin-Lien Lin ,  Boon Tang Teh ,  Kendra Nguyen

IPC分类号： G11C700

CPC分类号： G11C8/08 ,  G11C5/145 ,  G11C16/12 ,  G11C16/30

摘要： A voltage boost circuit (111) for a flash memory (100) includes a boosting circuit (110), which is capable of boosting a portion of a power supply voltage (VCC) of the flash memory to a word line voltage level adequate for accessing a core cell in a core cell array (102) of the memory. The voltage boost circuit further includes a balancing or clamping circuit (112) for providing a nonzero adjustment voltage (VCL) to the boosting circuit to reduce the portion of the supply voltage that is available for boosting by the boosting circuit when the power supply voltage exceeds a certain value.

摘要翻译： 用于闪存（100）的升压电路（111）包括升压电路（110），其能够将闪存的电源电压（VCC）的一部分升压到足以访问的字线电压电平 存储器的核心单元阵列（102）中的核心单元。 升压电路还包括用于向升压电路提供非零调节电压（VCL）的平衡或钳位电路（112），以在电源电压超过时减小升压电路可用于升压的电源电压部分 一定的价值。

公开(公告)号：US06212108B1

公开(公告)日：2001-04-03

申请号：US09490340

申请日：2000-01-24

申请人： Takao Akaogi ,  Lee Edward Cleveland

发明人： Takao Akaogi ,  Lee Edward Cleveland

IPC分类号： G11C700

CPC分类号： G11C7/1048 ,  G11C11/4096

摘要： A memory device (100) includes a core cell array (102), a sense amplifier circuit (110), data lines (120), each having a length. The memory device further includes bit lines (118) extending from the core cell array and a selection circuit (106) configured to selectively couple a bit line to a data line in response to an input address. Bias circuits (130) are distributed along the length of the data lines and are configured to apply an initial voltage to the data line, reducing the read access time of the memory device. The bias circuits 130 may be positioned to accommodate varying lengths of the data lines and varying capacitance of the data lines.

摘要翻译： 存储器件（100）包括芯单元阵列（102），读出放大器电路（110），数据线（120），每个具有一个长度。 存储器件还包括从核心单元阵列延伸的位线（118）和配置为响应于输入地址选择性地将位线耦合到数据线的选择电路（106）。 偏置电路（130）沿着数据线的长度分布并且被配置为向数据线施加初始电压，从而减少存储器件的读取访问时间。 偏置电路130可以被定位成适应不同长度的数据线和数据线的变化电容。

公开(公告)号：US06452441B1

公开(公告)日：2002-09-17

申请号：US09411169

申请日：1999-10-01

申请人： Yong Kim ,  Lee Edward Cleveland

发明人： Yong Kim ,  Lee Edward Cleveland

IPC分类号： H01L2500

CPC分类号： G11C5/147

摘要： An integrated circuit (100) has an input (110) for receiving an externally applied power supply voltage. Internal to the integrated circuit, a pass transistor (104) conveys the supply voltage to an internal supply node (120) which supplies the operating circuitry (102) of the integrated circuit. The pass transistor has a relatively low threshold voltage for operation at reduced supply voltage, such as 1.0 volt. The pass transistor is controlled by an enable signal received at an input (112) and by a charge pump (106). In a standby mode, the charge pump raises the voltage on the gate of the pass transistor to fully turn off the pass transistor and minimize standby current.

摘要翻译： 集成电路（100）具有用于接收外部施加的电源电压的输入端（110）。 在集成电路内部，传输晶体管（104）将电源电压传送到供应集成电路的操作电路（102）的内部供电节点（120）。 传输晶体管具有相对低的阈值电压，用于在降低的电源电压（例如1.0伏）下操作。 传输晶体管由在输入（112）和电荷泵（106）处接收的使能信号控制。 在待机模式下，电荷泵会提高传输晶体管栅极上的电压，以完全关闭传输晶体管并最大限度地减少待机电流。

公开(公告)号：US06236603B1

公开(公告)日：2001-05-22

申请号：US09489232

申请日：2000-01-21

申请人： Lee Edward Cleveland

发明人： Lee Edward Cleveland

IPC分类号： G11C700

CPC分类号： G11C7/12 ,  G11C7/06 ,  G11C16/24 ,  G11C16/26

摘要： A memory integrated circuit (100) includes an array (102) of core cells (202) addressable by a plurality of word lines (120) and a plurality of drain lines (122). Address circuitry selects one or more word lines and one or more drain lines. Sensing circuit (110) senses a data state of one or more selected core cells of the array of core sells. Drain line charging circuitry charges one or more drain lines prior to sensing this data state. The drain line charging circuitry includes a rapid charging circuit (230) for precharging the one or more drain lines to the predetermined voltage during a precharge period, and a final charging circuit (214) for charging the one or more drain lines to a final charge voltage for sensing the data state.

摘要翻译： 存储器集成电路（100）包括可由多个字线（120）和多个漏极线（122）寻址的核心单元（202）的阵列（102）。 地址电路选择一个或多个字线和一个或多个漏极线。 感测电路（110）感测核心销售阵列中的一个或多个选定的核心单元的数据状态。 漏极线充电电路在感测到该数据状态之前对一个或多个漏极线充电。 漏极线充电电路包括用于在预充电期间将一个或多个漏极线预充电至预定电压的快速充电电路（230），以及用于将一个或多个漏极线充电至最终充电的最终充电电路（214） 用于感测数据状态的电压。

公开(公告)号：US06285583B1

公开(公告)日：2001-09-04

申请号：US09506351

申请日：2000-02-17

申请人： Lee Edward Cleveland ,  Kendra Nguyen

发明人： Lee Edward Cleveland ,  Kendra Nguyen

IPC分类号： G11C1604

CPC分类号： G11C16/22

摘要： A flash memory device (100) includes a core cell array including two banks (194, 196) of core cells and address decoding circuitry (112, 114, 118, 120) and a write protect circuit. The write protect circuit includes sector write protect circuits (210) associated with respective sectors (202) of the core cell array in storing write protect data for the associated sector. The write protect circuit further includes a switch circuit (404) which selects one sector write protect signal in response to a write select signal to produce a combined write protect signal. The write protect circuit further includes an output circuit (406) coupled to the switch circuit to produce a sector write protect signal.

摘要翻译： 闪存器件（100）包括核心单元阵列，其包括核心单元的两个组（194,196）和地址解码电路（112,114,118,120）和写保护电路。 写保护电路包括与存储关联扇区的写保护数据相关联的与核心单元阵列的相应扇区（202）相关联的扇区写保护电路（210）。 写保护电路还包括开关电路（404），其响应于写选择信号选择一个扇区写保护信号以产生组合写保护信号。 写保护电路还包括耦合到开关电路以产生扇区写保护信号的输出电路（406）。

公开(公告)号：US06243316B1

公开(公告)日：2001-06-05

申请号：US09501159

申请日：2000-02-09

申请人： Takao Akaogi ,  Ali K. Al-Shamma ,  Lee Edward Cleveland ,  Yong Kim ,  Jin-Lien Lin ,  Boon Tang Teh ,  Kendra Nguyen

发明人： Takao Akaogi ,  Ali K. Al-Shamma ,  Lee Edward Cleveland ,  Yong Kim ,  Jin-Lien Lin ,  Boon Tang Teh ,  Kendra Nguyen

IPC分类号： G11C700

CPC分类号： G11C8/08 ,  G11C5/145 ,  G11C16/08

摘要： A voltage boost circuit (111) for a memory (100) includes a boosting circuit (110) which is coupled to a boosted node (120) to boost a word line voltage for accessing a core cell of the memory. The voltage boost circuit further includes a reset circuit (112) coupled to the boosted node and including a switchable zero-threshold transistor (202) for resetting the boosted node to a reset voltage (VCC).

摘要翻译： 用于存储器（100）的升压电路（111）包括升压电路（110），其被耦合到升压节点（120）以升高用于访问存储器的核心单元的字线电压。 升压电路还包括耦合到升压节点的复位电路（112），并且包括用于将升压节点复位到复位电压（VCC）的可切换零阈值晶体管（202）。

公开(公告)号：US06225852B1

公开(公告)日：2001-05-01

申请号：US09411170

申请日：1999-10-01

申请人： Lee Edward Cleveland ,  Yong Kim

发明人： Lee Edward Cleveland ,  Yong Kim

IPC分类号： G05F308

CPC分类号： G05F1/562 ,  H03K19/0016

摘要： An integrated circuit (100) includes a first input (108) to receive a first operating voltage Vcc and a second input (110) to receive a second operating voltage Vss. Operating circuitry (102) of the integrated circuit is coupled to the first input to power the operating circuitry. A transistor (104) is coupled between the second input and the operating circuitry to selectively provide the second operating voltage to the operating circuitry of the integrated circuit. The well containing the transistor is biased to provide a reverse body effect and reduce the threshold voltage of the transistor to allow operation at very low Vcc.

摘要翻译： 集成电路（100）包括用于接收第一工作电压Vcc的第一输入端（108）和用于接收第二工作电压Vss的第二输入端（110）。 集成电路的操作电路（102）耦合到第一输入端以为操作电路供电。 晶体管（104）耦合在第二输入端和操作电路之间，以选择性地将第二工作电压提供给集成电路的工作电路。 包含晶体管的阱被偏置以提供反向体效应并且降低晶体管的阈值电压以允许在非常低的Vcc下操作。