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    Output driver device with electrostatic discharge protection
    3.
    发明授权
    Output driver device with electrostatic discharge protection 有权
    带静电放电保护的输出驱动器

    公开(公告)号：US06175482B1

    公开(公告)日：2001-01-16

    申请号：US09337458

    申请日：1999-06-21

    申请人： Ah-Lyan Yee ,  Martin J. Izzard ,  E. Ajith Amerasekepa

    发明人： Ah-Lyan Yee ,  Martin J. Izzard ,  E. Ajith Amerasekepa

    IPC分类号： H02H322

    CPC分类号： H01L27/0266

    摘要： An output driver device (10) includes a first output transistor (12) and a second output transistor (14) coupled to a bias transistor (16). The bias transistor (16) is coupled to a ground potential. The first output transistor (12) is coupled to a first output pad (18) and the second output transistor (14) is coupled to a second output pad (20). The output driver device (10) has a direct non-metal path to ground potential from either the first output pad (18) or the second output pad (20). In this manner, an electrostatic discharge device on either the first output pad (18) or the second output pad (20) can be absorbed through the first output transistor (12) or the second output transistor (14), respectively, and through the bias transistor (16) without damaging the output driver device (10).

    摘要翻译： 输出驱动器装置（10）包括耦合到偏置晶体管（16）的第一输出晶体管（12）和第二输出晶体管（14）。 偏置晶体管（16）耦合到地电位。 第一输出晶体管（12）耦合到第一输出焊盘（18），第二输出晶体管（14）耦合到第二输出焊盘（20）。 输出驱动器装置（10）具有从第一输出焊盘（18）或第二输出焊盘（20）到地电位的直接非金属路径。 以这种方式，第一输出焊盘（18）或第二输出焊盘（20）上的静电放电装置可以分别通过第一输出晶体管（12）或第二输出晶体管（14）吸收，并且通过 偏置晶体管（16），而不损坏输出驱动器装置（10）。

    Self test of an electronic device
    5.
    发明授权
    Self test of an electronic device 有权
    电子设备的自检

    公开(公告)号：US06397042B1

    公开(公告)日：2002-05-28

    申请号：US09260600

    申请日：1999-03-02

    申请人： Richard M. Prentice ,  Martin J. Izzard

    发明人： Richard M. Prentice ,  Martin J. Izzard

    IPC分类号： H04Q720

    CPC分类号： H04L1/243

    摘要： The present invention provides for improved loopback testing of an electronic communications device. The electronic communications device (50) includes a transmit serializer (16), a transmit output buffer (13), a first phase interpolator (52), a phase locked loop (42), a second phase interpolator (44), a receive deserializer (18), a receive input buffer (15), and phase adjust logic (46). The PLL (42) generates a timing signal in accordance with a reference clock signal (43). In one mode of operation, the transmit serializer (16) transmits data for output through the transmit output buffer (13) in accordance with the timing signal generated by the PLL (42). In another mode of operation, the phase interpolator (52) accepts as input the timing signal generated by the PLL (42). The phase interpolator (52) then generates an altered timing signal which the transmit serializer (16) uses to transmits data for output through the transmit output buffer (13) asynchronously from the timing signal of the receive deserializer (18).

    摘要翻译： 本发明提供了一种改进的电子通信设备的环回测试。 电子通信设备（50）包括发送串行器（16），发送输出缓冲器（13），第一相位内插器（52），锁相环路（42），第二相位内插器（44），接收解串器 （18），接收输入缓冲器（15）和相位调整逻辑（46）。 PLL（42）根据参考时钟信号（43）产生定时信号。 在一种操作模式中，发送串行器（16）根据由PLL（42）产生的定时信号，通过发送输出缓冲器（13）发送用于输出的数据。 在另一种操作模式中，相位插值器（52）接受由PLL（42）产生的定时信号作为输入。 相位插值器（52）然后产生改变的定时信号，发射串行器（16）使用它来发送数据，以便从接收解串器（18）的定时信号异步发送通过发送输出缓冲器（13）。

    Priority encoder circuit
    6.
    发明授权
    Priority encoder circuit 失效
    优先编码电路

    公开(公告)号：US06170032A

    公开(公告)日：2001-01-02

    申请号：US08990478

    申请日：1997-12-15

    申请人： Martin J. Izzard

    发明人： Martin J. Izzard

    IPC分类号： G06F1200

    CPC分类号： G06F7/74

    摘要： A priority encoder circuit (10, 60) is provided. The priority encoder circuit (10, 60) includes a plurality of inputs (38, 90) and outputs (40, 92). The number of inputs (38, 90) equals the number of outputs (40, 92), and each input (38, 90) corresponds to one output. Each input (38, 90) receives a signal that indicates whether the input (38, 90) has been selected. The priority encoder circuit (10, 60) also includes circuitry (50, 100) that generates a signal at the output (40, 92) corresponding to the input (38, 90) having the highest priority that receives the selection signal.

    摘要翻译： 提供优先编码器电路（10,60）。 优先编码器电路（10,60）包括多个输入（38,90）和输出（40,92）。 输入数（38,90）等于输出数（40,92），每个输入（38,90）对应于一个输出。 每个输入（38,90）接收一个指示输入（38,90）是否被选择的信号。 优先编码器电路（10,60）还包括电路（50,100），该电路在对应于具有接收选择信号的最高优先级的输入端（38,90）的输出端（40,92）产生信号。

    Distributed shared-memory packet switch
    7.
    发明授权
    Distributed shared-memory packet switch 失效
    分布式共享内存分组交换机

    公开(公告)号：US6160814A

    公开(公告)日：2000-12-12

    申请号：US85993

    申请日：1998-05-27

    申请人： Jing-Fei Ren ,  Randall J. Landry ,  Martin J. Izzard

    发明人： Jing-Fei Ren ,  Randall J. Landry ,  Martin J. Izzard

    IPC分类号： H04Q3/00 ,  H04L12/56 ,  H04Q11/04 ,  H04L12/54

    CPC分类号： H04L12/5601 ,  H04L49/108 ,  H04L49/1553 ,  H04L49/1576 ,  H04L49/3081 ,  H04L2012/5672 ,  H04L2012/5681 ,  H04Q11/0478

    摘要： A packet switch (26) has N digital input ports (28) each of bandwidth B for receiving data cells including destination addresses for determining output ports, a shared input cache (32), N memory modules (36) of bandwidth N.times.B for buffering, a switch fabric (38), and N digital output ports (40). A digital multiplexer (30) receives each data cell from the input ports (28) and writes it to the shared input cache (32) together with a corresponding port queue number, queue position, and memory module number in response to its destination address so that (1) cells having the same queue number are cyclically assigned to different memory modules (36) and (2) cells having the same queue position are cyclically assigned to different memory modules (36). A digital demultiplexer (34) reads each data cell from the shared input cache (32) and writes it to one of the N memory modules (36) according to its assigned memory module number and queue position. Then the switch fabric (38) reads the data cells in each memory module (36) by queue position and writes each to a corresponding output port (40) matching the cell's queue number.

    摘要翻译： 分组交换机（26）具有N个数字输入端口（28），每个带宽B用于接收包括用于确定输出端口的目的地地址的数据单元，共享输入高速缓存（32），用于缓冲的带宽N×B的N个存储器模块（36） 交换结构（38）和N个数字输出端口（40）。 数字多路复用器（30）从输入端口（28）接收每个数据单元，并响应其目的地地址将其写入共享输入高速缓存（32）以及对应的端口队列号，队列位置和存储器模块号 具有相同队列号的（1）单元被循环地分配给不同的存储器模块（36），并且（2）具有相同队列位置的单元被循环地分配给不同的存储器模块（36）。 数字解复用器（34）从共享输入高速缓存（32）读取每个数据单元，并根据其分配的存储器模块编号和队列位置将其写入N个存储器模块（36）中的一个。 然后，交换结构（38）通过队列位置读取每个存储器模块（36）中的数据单元，并将它们写入与单元的队列号匹配的相应输出端口（40）。

    Adaptive ocular projection display
    9.
    发明授权
    Adaptive ocular projection display 失效
    自适应眼睛投影显示

    公开(公告)号：US6072443A

    公开(公告)日：2000-06-06

    申请号：US625478

    申请日：1996-03-29

    申请人： Gitty N. Nasserbakht ,  Martin J. Izzard

    发明人： Gitty N. Nasserbakht ,  Martin J. Izzard

    IPC分类号： G09G3/00 ,  G09G3/34 ,  G09G5/00

    CPC分类号： G09G3/003 ,  G09G3/002 ,  G09G2310/0235 ,  G09G3/34

    摘要： An ocular projection display (12) projects an image directly to the eye (26) of the user (10). The focus of the image may be varied to allow for different user profiles or to relieve the stress of maintaining a fixed focus over a prolonged period of time. Optionally, the ocular projection display (12) can include a location and distance sensor (46) for identifying the location of the user's eyes for proper aiming of the image to the eyes of the user and focus detection circuitry (54) to correct for the user's focusing abilities.

    摘要翻译： 眼睛投影显示器（12）将图像直接投射到用户（10）的眼睛（26）。 图像的焦点可以变化以允许不同的用户简档或者在更长的时间段内减轻维持固定焦点的压力。 可选地，眼睛投影显示器（12）可以包括位置和距离传感器（46），用于识别用户的眼睛的位置，以适当地瞄准用户的眼睛和焦点检测电路（54）来校正 用户的聚焦能力。

    First-order loop control configuration for a phase-rotator based clock synchronization circuit
    10.
    发明授权
    First-order loop control configuration for a phase-rotator based clock synchronization circuit 失效
    基于相位旋转器的时钟同步电路的一阶环路控制配置

    公开(公告)号：US5774510A

    公开(公告)日：1998-06-30

    申请号：US609304

    申请日：1996-03-01

    申请人： Martin J. Izzard

    发明人： Martin J. Izzard

    IPC分类号： H03L7/081 ,  H04L7/033 ,  H03D3/02

    CPC分类号： H03L7/0812 ,  H03L7/0814 ,  H04L7/033 ,  H04L7/0331

    摘要： An embodiment of the present invention is electronic circuitry for producing an I-phase quadrant pointer (FI) and a Q-phase quadrant pointer (FQ) by sampling a feed clock (IC) and a quadrature feed clock (QC), the circuitry comprises: a first quadrant detector (406, FIG. 5) for producing the Q-phase quadrant pointer in response to receipt of the feed clock and input data; a second quadrant detector (408, FIG. 5) for producing the I-phase quadrant pointer in response to receipt of the feed clock and the input data; and wherein the I-phase quadrant pointer and the Q-phase quadrant pointer can be utilized to determine the phase quadrant of the input data.

    摘要翻译： 本发明的实施例是通过对馈送时钟（IC）和正交馈送时钟（QC）进行采样来产生I相象限指针（FI）和Q相象限指针（FQ）的电子电路，该电路包括 ：用于响应于馈送时钟和输入数据的接收而产生Q相象限指针的第一象限检测器（406，图5） 用于响应于馈送时钟和输入数据的接收而产生I相象限指针的第二象限检测器（408，图5）; 并且其中I相象限指针和Q相象限指针可用于确定输入数据的相位象限。