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    Sensor device and a method of manufacturing the same
    3.
    发明授权
    Sensor device and a method of manufacturing the same 有权
    传感器装置及其制造方法

    公开(公告)号：US08794054B2

    公开(公告)日：2014-08-05

    申请号：US13262628

    申请日：2010-03-25

    申请人： Evelyne Gridelet ,  Pablo Garcia Tello ,  Michiel Jos Van Duuren ,  Nader Akil

    发明人： Evelyne Gridelet ,  Pablo Garcia Tello ,  Michiel Jos Van Duuren ,  Nader Akil

    IPC分类号： G01N29/036

    CPC分类号： G01N33/5438 ,  B81C1/00087 ,  G01N33/48721

    摘要： A sensor device for analyzing fluidic samples is provided. The sensor device includes a stacked sensing arrangement having at least three sensing layers and a multilayer structure. The multilayer structure has a hole formed therein which is adapted to let pass the fluidic sample and the stacked sensing arrangement is formed in the multilayer structure in such a way that the fluidic sample passes the stacked sensing arrangement when the fluidic sample passes the hole.

    摘要翻译： 提供了一种用于分析流体样品的传感器装置。 传感器装置包括具有至少三个感测层和多层结构的层叠感测装置。 多层结构具有形成在其中的孔，其适于使流体样品通过，并且层叠的感测装置形成在多层结构中，使得当流体样品通过孔时流体样品通过堆叠的感测装置。

    Non-Volatile Memory with Erase Gate on Isolation Zones
    4.
    发明申请
    Non-Volatile Memory with Erase Gate on Isolation Zones 失效
    非易失性存储器，在隔离区上擦除门

    公开(公告)号：US20080203463A1

    公开(公告)日：2008-08-28

    申请号：US11629800

    申请日：2005-06-03

    申请人： Robertus Theodorus Fransiscus Van Schaijk ,  Michiel Jos Van Duuren

    发明人： Robertus Theodorus Fransiscus Van Schaijk ,  Michiel Jos Van Duuren

    IPC分类号： H01L29/788 ,  H01L21/28

    CPC分类号： H01L29/7883 ,  H01L29/42328

    摘要： The present invention provides a non-volatile memory device and a method for manufacturing such a device. The device comprises a floating gate (16), a control gate (19) and a separate erase gate (10). The erase gate (10) is provided in or on isolation zones (2) provided in the substrate (1). Because of that, the erase gates (10) do not add to the cell size. The capacitance between the erase gate (10) and the floating gate (16) is small compared with the capacitance between the control gate (19) and the floating gate (16), and the charged floating gate (16) is erased by Fowler-Nordheim tunneling through the oxide layer between the erase gate (10) and the floating gate (16).

    摘要翻译： 本发明提供一种非易失性存储器件及其制造方法。 该装置包括浮动栅极（16），控制栅极（19）和单独的擦除栅极（10）。 擦除栅极（10）设置在设置在基板（1）中的隔离区（2）中或隔离区（2）中。 因此，擦除门（10）不增加单元大小。 擦除栅极（10）和浮动栅极（16）之间的电容与控制栅极（19）和浮动栅极（16）之间的电容相比较小，并且充电的浮置栅极（16）被Fowler- Nordheim穿过擦除栅极（10）和浮动栅极（16）之间的氧化物层。

    Shallow trench isolation in floating gate devices
    5.
    发明授权
    Shallow trench isolation in floating gate devices 有权
    浮动栅极设备中浅沟槽隔离

    公开(公告)号：US07763512B2

    公开(公告)日：2010-07-27

    申请号：US12175521

    申请日：2008-07-18

    申请人： Robertus Theodorus Fransiscus Van Schaijk ,  Michiel Jos Van Duuren

    发明人： Robertus Theodorus Fransiscus Van Schaijk ,  Michiel Jos Van Duuren

    IPC分类号： H01L21/336

    CPC分类号： H01L27/11521 ,  H01L27/115

    摘要： The present invention provides a method for manufacturing a floating gate type semiconductor device on a substrate having a surface (2), and a device thus manufactured. The method comprises:—forming, on the substrate surface, a stack comprising an insulating film (4), a first layer of floating gate material (6) and a layer of sacrificial material (8),—forming at least one isolation zone (18) through the stack and into the substrate (2), the first layer of floating gate material (6) thereby having a top surface and side walls (26),—removing the sacrificial material (8), thus leaving a cavity (20) defined by the isolation zones (18) and the top surface of the first layer of floating gate material (6), and filling the cavity (20) with a second layer of floating gate material (22), the first layer of floating gate material (6) and the second layer of floating gate material (22) thus forming together a floating-gate (24).

    摘要翻译： 本发明提供一种在具有表面（2）的基板上制造浮栅型半导体器件的方法和由此制造的器件。 该方法包括：在衬底表面上形成包括绝缘膜（4），第一浮动浮栅材料层（6）和牺牲材料层（8）的叠层， - 形成至少一个隔离区（ 18）通过堆叠并进入衬底（2）中，第一层浮栅材料（6）由此具有顶表面和侧壁（26）， - 去除牺牲材料（8），从而留下空腔（20） ），并且用第二层浮栅材料（22）填充空腔（20），所述第一浮动栅极层（22）由所述隔离区（18）和所述第一浮栅材料层（6）的顶表面限定， 材料（6）和第二层浮栅材料（22），从而形成浮栅（24）。

    NON-VOLATILE MEMORY WITH ERASE GATE ON ISOLATION ZONES
    6.
    发明申请
    NON-VOLATILE MEMORY WITH ERASE GATE ON ISOLATION ZONES 有权
    具有隔离栅的非易失性存储器在隔离区上

    公开(公告)号：US20100173488A1

    公开(公告)日：2010-07-08

    申请号：US12726087

    申请日：2010-03-17

    申请人： Robertus Theodorus Fransiscus VAN SCHAIJK ,  Michiel Jos VAN DUUREN

    发明人： Robertus Theodorus Fransiscus VAN SCHAIJK ,  Michiel Jos VAN DUUREN

    IPC分类号： H01L21/28

    CPC分类号： H01L29/7883 ,  H01L29/42328

    摘要： The present invention provides a non-volatile memory device and a method for manufacturing such a device. The device comprises a floating gate (16), a control gate (19) and a separate erase gate (10). The erase gate (10) is provided in or on isolation zones (2) provided in the substrate (1). Because of that, the erase gates (10) do not add to the cell size. The capacitance between the erase gate (10) and the floating gate (16) is small compared with the capacitance between the control gate (19) and the floating gate (16), and the charged floating gate (16) is erased by Fowler-Nordheim tunneling through the oxide layer between the erase gate (10) and the floating gate (16).

    摘要翻译： 本发明提供一种非易失性存储器件及其制造方法。 该装置包括浮动栅极（16），控制栅极（19）和单独的擦除栅极（10）。 擦除栅极（10）设置在设置在基板（1）中的隔离区（2）中或隔离区（2）中。 因此，擦除门（10）不增加单元大小。 擦除栅极（10）和浮动栅极（16）之间的电容与控制栅极（19）和浮动栅极（16）之间的电容相比较小，并且充电的浮置栅极（16）被Fowler- Nordheim穿过擦除栅极（10）和浮动栅极（16）之间的氧化物层。

    Method of manufacturing a semiconductor device
    8.
    发明授权
    Method of manufacturing a semiconductor device 有权
    制造半导体器件的方法

    公开(公告)号：US07429513B2

    公开(公告)日：2008-09-30

    申请号：US10546748

    申请日：2004-02-13

    申请人： Michiel Jos Van Duuren ,  Robertus Theodorus Fransiscus Van Schaijk ,  Youri Ponomarev ,  Jacob Christopher Hooker

    发明人： Michiel Jos Van Duuren ,  Robertus Theodorus Fransiscus Van Schaijk ,  Youri Ponomarev ,  Jacob Christopher Hooker

    IPC分类号： H01L21/336

    CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/66825

    摘要： In the method for manufacturing a semiconductor device (100), which comprises a semiconducting body (1) having a surface (2) with a source region (3) and a drain region (4) defining a channel direction (102) and a channel region (101), a first stack (6) of layers on top of the channel region (101), the first stack (6) comprising, in this order, a tunnel dielectric layer (11), a charge storage layer (10) for storing an electric charge and a control gate layer (9), and a second stack (7) of layers on top of the channel region (101) directly adjacent to the first stack (6) in the channel direction (102), the second stack (7) comprising an access gate layer (14) electrically insulated from the semiconducting body (1) and from the first stack (6), initially a first sacrificial layer (90) is used, which is later replaced by the control gate layer (9). A second sacrificial layer (20) is used to protect the part (82) off the surface (2) adjacent to the second sidewall (81) and opposite to the position (83) of the second stack (7) when providing the access gate layer (14).

    摘要翻译： 在制造半导体器件（100）的方法中，其包括具有源极区（3）的表面（2）和限定沟道方向（102）的漏极区（4）的半导体（1）和通道 区域（101），在沟道区域（101）的顶部上的第一层叠层（6），第一堆叠（6）依次包括隧道介电层（11），电荷存储层（10） 用于在通道方向（102）上直接与第一堆叠（6）相邻的通道区域（101）的顶部上存储电荷和控制栅极层（9）以及第二堆叠（7）， 第二堆叠（7）包括与半导电体（1）和第一堆叠（6）电绝缘的存取栅极层（14），最初使用第一牺牲层（90），其随后由控制栅极 层（9）。 当提供接入门（20）时，第二牺牲层（20）用于保护邻近第二侧壁（81）的表面（2）并且与第二堆叠（7）的位置（83）相对的部分（82） 层（14）。

    Self-aligned 2-bit “double poly CMP” flash memory cell
    9.
    发明授权
    Self-aligned 2-bit “double poly CMP” flash memory cell 有权
    自对准2位“双多晶CMP”闪存单元

    公开(公告)号：US07214579B2

    公开(公告)日：2007-05-08

    申请号：US10532292

    申请日：2002-08-18

    申请人： Franciscus Petrus Widdershoven ,  Michiel Jos Van Duuren

    发明人： Franciscus Petrus Widdershoven ,  Michiel Jos Van Duuren

    IPC分类号： H01L21/8239

    CPC分类号： G11C16/0458 ,  H01L27/115 ,  H01L27/11521

    摘要： Fabrication of a memory cell, the cell including a first floating gate stack (A), a second floating gate stack (B) and an intermediate access gate (AG), the floating gate stacks (A, B) including a first gate oxide (4), a floating gate (FG), a control gate (CG; CGl, CGu), an interpoly dielectric layer (8), a capping layer (6) and side-wall spacers (10), the cell further including source and drain contacts (22), wherein the fabrication includes: defining the floating gate stacks in the same processing steps to have equal heights; depositing over the floating gate stacks a poly-Si layer (12) with a larger thickness than the floating gate stacks' height; planarizing the poly-Si layer (12); defining the intermediate access gate (AG) in the planarized poly-Si layer (14) by means of an access gate masking step over the poly-Si layer between the floating gate stacks and a poly-Si etching step.

    摘要翻译： 存储单元的制造，该单元包括第一浮栅堆叠（A），第二浮栅堆叠（B）和中间存取栅极（AG），所述浮栅叠层（A，B）包括第一栅氧化层 4），浮动栅极（FG），控制栅极（CG; CG1，CGu），多晶硅间介电层（8），封盖层（6）和侧壁间隔物（10） 漏极触点（22），其中所述制造包括：在相同的处理步骤中限定所述浮栅堆叠以具有相同的高度; 在浮栅上沉积堆叠具有比浮栅堆叠高度更大的厚度的多晶硅层（12）; 平面化多晶硅层（12）; 通过在浮栅堆叠之间的多晶硅层和多晶硅蚀刻步骤之间的存取栅掩模步骤，在平坦化的多晶硅层（14）中限定中间栅极（AG）。