公开(公告)号：US20070257249A1

公开(公告)日：2007-11-08

申请号：US11381810

申请日：2006-05-05

申请人： Anda Mocuta ,  Dureseti Chidambarrao ,  Ricardo Donaton ,  David Onsongo ,  Kern Rim

发明人： Anda Mocuta ,  Dureseti Chidambarrao ,  Ricardo Donaton ,  David Onsongo ,  Kern Rim

IPC分类号： H01L31/00

CPC分类号： H01L21/823807 ,  H01L29/1054 ,  H01L29/66636 ,  H01L29/78687

摘要： A semiconductor structure and method of manufacturing a semiconductor device, and more particularly, an NFET device. The devices includes a stress receiving layer provided over a stress inducing layer with a material at an interface there between which reduces the occurrence and propagation of misfit dislocations in the structure. The stress receiving layer is silicon (Si), the stress inducing layer is silicon-germanium (SiGe) and the material is carbon which is provided by doping the layers during formation of the device. The carbon can be doped throughout the whole of the SiGe layer also.

摘要翻译： 一种制造半导体器件的半导体结构和方法，特别是NFET器件。 这些装置包括在应力诱导层上提供的应力接收层，其中在其间的界面处的材料减少了结构中失配位错的发生和传播。 应力接收层是硅（Si），应力诱导层是硅锗（SiGe），并且材料是在形成器件期间通过掺杂层提供的碳。 也可以在整个SiGe层中掺杂碳。

公开(公告)号：US20070254423A1

公开(公告)日：2007-11-01

申请号：US11380689

申请日：2006-04-28

申请人： Dureseti Chidambarrao ,  Ricardo Donaton ,  William Henson ,  Kern Rim

发明人： Dureseti Chidambarrao ,  Ricardo Donaton ,  William Henson ,  Kern Rim

IPC分类号： H01L21/8234 ,  H01L21/336

CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L27/1203 ,  H01L29/1054 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848 ,  Y10S438/938

摘要： The invention relates to a semiconductor structure and method of manufacturing and more particularly to a CMOS device with a stress inducing material embedded in both gates and also in the source/drain region of the PFET and varying thickness of the PFET and NFET channel. In one embodiment, the structure enhances the device performance by varying the thickness of the top Silicon layer respective to the NFET or the PFET.

摘要翻译： 本发明涉及半导体结构和制造方法，更具体地说涉及一种CMOS器件，其具有嵌入在PFET的栅极和源极/漏极区域中以及PFET和NFET沟道的变化厚度的应力诱导材料。 在一个实施例中，该结构通过改变相应于NFET或PFET的顶部硅层的厚度来增强器件性能。

公开(公告)号：US20070254422A1

公开(公告)日：2007-11-01

申请号：US11380688

申请日：2006-04-28

申请人： Dureseti Chidambarrao ,  Ricardo Donaton ,  William Henson ,  Kern Rim

发明人： Dureseti Chidambarrao ,  Ricardo Donaton ,  William Henson ,  Kern Rim

IPC分类号： H01L21/8234 ,  H01L21/336

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848 ,  Y10S438/938

摘要： A semiconductor structure and method of manufacturing and more particularly a CMOS device with a stress inducing material embedded in both gates and also in the source/drain region of the PFET. The PFET region and the NFET region having a different sized gate to vary the device performance of the NFET and the PFET.

摘要翻译： 一种半导体结构和制造方法，更具体地说是具有嵌入在PFET的栅极和源极/漏极区域中的应力诱导材料的CMOS器件。 PFET区域和NFET区域具有不同尺寸的栅极，以改变NFET和PFET的器件性能。

公开(公告)号：US20070232048A1

公开(公告)日：2007-10-04

申请号：US11395962

申请日：2006-03-31

申请人： Koji Miyata ,  Sujatha Sankaran ,  Theodorus Eduardus Standaert ,  Ricardo Donaton

发明人： Koji Miyata ,  Sujatha Sankaran ,  Theodorus Eduardus Standaert ,  Ricardo Donaton

IPC分类号： H01L21/44

CPC分类号： H01L21/76811 ,  H01L21/31116 ,  H01L21/76802 ,  H01L21/76813

摘要： A method and apparatus is provided for fabricating a damascene interconnection. The method begins by forming on a substrate an organosilicate dielectric layer, a capping layer on the organosilicate dielectric layer, and a resist pattern over the capping layer to define a first interconnect opening. The capping layer is etched through the resist pattern using a first etchant. The resist pattern is removed after etching the capping layer. The dielectric layer is etched through the capping layer using a second etchant different from the first etchant to form the first interconnect opening. An interconnection is completed by filling the first interconnect opening with conductive material.

摘要翻译： 提供了一种用于制造镶嵌互连的方法和装置。 该方法开始于在基底上形成有机硅酸盐介电层，有机硅酸盐介电层上的覆盖层，以及覆盖层上的抗蚀剂图案，以限定第一互连开口。 使用第一蚀刻剂将覆盖层蚀刻通过抗蚀剂图案。 在蚀刻覆盖层之后去除抗蚀剂图案。 使用不同于第一蚀刻剂的第二蚀刻剂，通过覆盖层蚀刻电介质层以形成第一互连开口。 通过用导电材料填充第一互连开口来完成互连。

公开(公告)号：US20080040697A1

公开(公告)日：2008-02-14

申请号：US11875986

申请日：2007-10-22

申请人： Dureseti Chidambarrao ,  Ricardo Donaton ,  Jack Mandelman

发明人： Dureseti Chidambarrao ,  Ricardo Donaton ,  Jack Mandelman

IPC分类号： G06F17/50

CPC分类号： H01L29/4983 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/4991 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843

摘要： Device structure embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a gate electrode of a device, such as a field effect transistor, having an air gap or void disposed adjacent to a sidewall of the gate electrode. The void may be bounded by a dielectric spacer proximate to the sidewall of the gate electrode and a dielectric layer having a spaced relationship with the dielectric spacer.

摘要翻译： 用于设计，制造或测试设计的机器可读介质中的设备结构。 该设计结构包括诸如场效应晶体管的器件的栅电极，其具有邻近栅电极的侧壁设置的气隙或空隙。 空隙可以由靠近栅电极的侧壁的电介质隔离物和与电介质间隔物具有间隔关系的电介质层界定。

公开(公告)号：US20060258159A1

公开(公告)日：2006-11-16

申请号：US11130078

申请日：2005-05-16

申请人： Matthew Colburn ,  Ricardo Donaton ,  Conal Murray ,  Satyanarayana Nitta ,  Sampath Purushothaman ,  Sujatha Sankaran ,  Theodorus Eduardus Fransiscus Standaert ,  Xiao Liu

发明人： Matthew Colburn ,  Ricardo Donaton ,  Conal Murray ,  Satyanarayana Nitta ,  Sampath Purushothaman ,  Sujatha Sankaran ,  Theodorus Eduardus Fransiscus Standaert ,  Xiao Liu

IPC分类号： H01B13/00 ,  H01L21/302 ,  B44C1/22

CPC分类号： H01L21/32139 ,  H01L21/0271 ,  H01L21/31144 ,  H01L21/7682

摘要： A process for preparing an electronics structure involves coating a substrate stack with a sacrificial multilayer hardmask stack, developing a pattern in a resist layer coated on a topmost layer of the multilayer hardmask stack, transferring the pattern into the hardmask stack, blocking a portion of the pattern, and then transferring an unblocked portion of the pattern into the substrate stack. Electronics structures prepared with the process are useful to prepare electronics devices, such as computers and the like. It is emphasized that this abstract is provided to comply with the rules requiring an abstract which will allow a searcher or other reader quickly to ascertain the subject matter of the technical disclosure. It is submitted with the understanding that it will not be used to interpret or limit the scope or meaning of the appended issued claims.

摘要翻译： 用于制备电子结构的方法包括用牺牲多层硬掩模堆叠涂覆衬底叠层，在涂覆在多层硬掩模堆叠的最上层上的抗蚀剂层中形成图案，将图案转移到硬掩模堆叠中，阻挡部分 图案，然后将图案的未封闭部分转印到基底叠层中。 使用该方法制备的电子结构对制备电子设备（例如计算机等）是有用的。 要强调的是，该摘要被提供以符合要求抽象的规则，这将允许搜索者或其他读者快速地确定技术公开的主题。 提交它的理解是，它不会用于解释或限制所附权利要求的范围或含义。