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公开(公告)号：US08806285B2
公开(公告)日：2014-08-12
申请号：US13485474
申请日：2012-05-31
CPC分类号： G06F11/27 , G06F11/1048 , G06F11/2205
摘要： Embodiments include a method and system of dynamically allocatable memory error mitigation. In one embodiment, a system applies an error mitigation mechanism to one of multiple groups of memory units, wherein the one group is in active use during an error test of a second group of memory units. The system deactivates and tests the second group of memory units for errors. In response to detecting an error in a memory unit of the second group, the system applies, to the memory unit of the second group having the error, the error mitigation mechanism for active use. The system then activates the second group of memory units with the error mitigation mechanism applied to the memory unit of the second group having the error.
摘要翻译： 实施例包括动态可分配的存储器错误缓解的方法和系统。 在一个实施例中，系统将错误缓解机制应用于多组存储器单元中的一组，其中在第二组存储器单元的错误测试期间，一组正在使用。 系统停用并测试第二组存储器单元的错误。 响应于检测到第二组的存储器单元中的错误，系统向具有错误的第二组的存储器单元应用用于主动使用的错误减轻机制。 然后，该系统激活第二组存储器单元，其中将误差减轻机制应用于具有该错误的第二组的存储器单元。
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公开(公告)号：US20130326263A1
公开(公告)日：2013-12-05
申请号：US13485474
申请日：2012-05-31
IPC分类号： G06F11/20
CPC分类号： G06F11/27 , G06F11/1048 , G06F11/2205
摘要： Embodiments include a method and system of dynamically allocatable memory error mitigation. In one embodiment, a system applies an error mitigation mechanism to one of multiple groups of memory units, wherein the one group is in active use during an error test of a second group of memory units. The system deactivates and tests the second group of memory units for errors. In response to detecting an error in a memory unit of the second group, the system applies, to the memory unit of the second group having the error, the error mitigation mechanism for active use. The system then activates the second group of memory units with the error mitigation mechanism applied to the memory unit of the second group having the error.
摘要翻译： 实施例包括动态可分配的存储器错误缓解的方法和系统。 在一个实施例中，系统将错误缓解机制应用于多组存储器单元中的一组，其中在第二组存储器单元的错误测试期间，一组正在使用。 系统停用并测试第二组存储器单元的错误。 响应于检测到第二组的存储器单元中的错误，系统向具有错误的第二组的存储器单元应用用于主动使用的错误减轻机制。 然后，该系统激活第二组存储器单元，其中将误差减轻机制应用于具有该错误的第二组的存储器单元。
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3.发明授权Method and apparatus for using cache memory in a system that supports a low power state 有权在支持低功率状态的系统中使用高速缓冲存储器的方法和装置公开(公告)号：US08640005B2
公开(公告)日：2014-01-28
申请号：US12785182
申请日：2010-05-21
申请人： Christopher B. Wilkerson , Alaa R. Alameldeen , Zeshan A. Chishti , Dinesh Somasekhar , Wei Wu , Shih-Lien Lu
发明人： Christopher B. Wilkerson , Alaa R. Alameldeen , Zeshan A. Chishti , Dinesh Somasekhar , Wei Wu , Shih-Lien Lu
IPC分类号： G11C29/00
CPC分类号： G06F11/1064
摘要： A cache memory system uses multi-bit Error Correcting Code (ECC) with a low storage and complexity overhead. In an embodiment, error correction logic may include a first error correction logic to determine a number of errors in data that is stored in a cache line of a cache memory, and a second error correction logic to receive the data from the first error correction logic if the number of errors is determined to be greater than one and to perform error correction responsive to receipt of the data. The cache memory system can be operated at very low idle power, without dramatically increasing transition latency to and from an idle power state due to loss of state. Other embodiments are described and claimed.
摘要翻译： 高速缓冲存储器系统使用具有低存储和复杂度开销的多位错误校正码（ECC）。 在一个实施例中，纠错逻辑可以包括：第一纠错逻辑，用于确定存储在高速缓存存储器的高速缓存行中的数据中的错误数;以及第二纠错逻辑，用于从第一纠错逻辑接收数据 如果错误的数量被确定为大于1，并且响应于数据的接收执行错误校正。 高速缓冲存储器系统可以在非常低的空闲功率下操作，而不会由于状态的损失而急剧增加到空闲功率状态的转换等待时间。 描述和要求保护其他实施例。
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4.发明申请METHOD AND APPARATUS FOR USING CACHE MEMORY IN A SYSTEM THAT SUPPORTS A LOW POWER STATE 有权在支持低功耗状态的系统中使用高速缓存存储器的方法和装置公开(公告)号：US20110289380A1
公开(公告)日：2011-11-24
申请号：US12785182
申请日：2010-05-21
申请人： CHRISTOPHER B. WILKERSON , Alaa R. Alameldeen , Zeshan A. Chishti , Dinesh Somasekhar , Wei Wu , Shih-Lien Lu
发明人： CHRISTOPHER B. WILKERSON , Alaa R. Alameldeen , Zeshan A. Chishti , Dinesh Somasekhar , Wei Wu , Shih-Lien Lu
CPC分类号： G06F11/1064
摘要： A cache memory system is provided that uses multi-bit Error Correcting Code (ECC) with a low storage and complexity overhead. The cache memory system can be operated at very low idle power, without dramatically increasing transition latency to and from an idle power state due to loss of state.
摘要翻译： 提供了一种使用具有低存储和复杂度开销的多位错误校正码（ECC）的高速缓冲存储器系统。 高速缓冲存储器系统可以在非常低的空闲功率下操作，而不会由于状态的损失而急剧增加到空闲功率状态的转换等待时间。
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5.发明申请公开(公告)号：US20150095918A1
公开(公告)日：2015-04-02
申请号：US14040142
申请日：2013-09-27
CPC分类号： G06F12/0811 , G06F9/5061 , G06F12/0842 , G06F2209/5012 , Y02D10/13 , Y02D10/22 , Y02D10/36
摘要： Systems and methods for efficiently utilizing reconfigurable processor cores. An example processing system includes, for example, a control register comprising a plurality of inhibit bits, each inhibit bit indicating whether a corresponding processor core is allowed to merge with other processor cores; and dynamic core reallocation logic to temporarily merge a first processor core and a second processor core to speed execution of a first thread executed on the first processor core responsive to determining that a second thread executed on the second processor core has completed execution prior to a quantum associated with the second thread being reached and to determining that the inhibit bits indicate that the first and second cores may be merged.
摘要翻译： 有效利用可重构处理器核心的系统和方法。 示例性处理系统包括例如包括多个禁止位的控制寄存器，每个禁止位指示是否允许相应的处理器核与其他处理器内核合并; 以及动态核心重新分配逻辑，用于临时合并第一处理器核心和第二处理器核心，以响应于确定在第二处理器核心上执行的第二线程在量化之前已经完成执行，以加速在第一处理器核心上执行的第一线程的执行 与第二线程相关联并且确定禁止比特指示第一和第二核可以被合并。
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公开(公告)号：US08245111B2
公开(公告)日：2012-08-14
申请号：US12331255
申请日：2008-12-09
申请人： Zeshan A. Chishti , Alaa R. Alameldeen , Chris Wilkerson , Wei Wu , Dinesh Somasekhar , Muhammad Khellah , Shih-Lien Lu
发明人： Zeshan A. Chishti , Alaa R. Alameldeen , Chris Wilkerson , Wei Wu , Dinesh Somasekhar , Muhammad Khellah , Shih-Lien Lu
IPC分类号： G06F11/00
CPC分类号： H03M13/2921 , G06F11/1064 , H03M13/1102 , H03M13/13 , H03M13/15 , H03M13/1515 , H03M13/2906 , H03M13/2918
摘要： A processor may comprise a cache, which may be divided into a first and second section while the processor operates in a low-power mode. A cache line of the first section may be fragmented into segments. A first encoder may generate first data bits and check bits while encoding a first portion of a data stream and a second encoder may, separately, generate second data bits and check bits while encoding a second portion of the data stream. The first data bits may be stored in a first segment of the first section and the check bits in a first portion of the second section that is associated with the first segment. The first decoder may correct errors in multiple bit positions within the first data bits using the check bits stored in the first portion and the second decoder may, separately, decode the second data bits using the second set of check bits.
摘要翻译： 处理器可以包括高速缓存，其可以在处理器以低功率模式操作时被分成第一和第二部分。 第一部分的高速缓存行可以被分段成段。 第一编码器可以在对数据流的第一部分进行编码的同时产生第一数据位和校验位，并且第二编码器可以分别在编码数据流的第二部分时生成第二数据位和校验位。 第一数据位可以存储在第一部分的第一部分中，并且与第一部分相关联的第二部分的第一部分中的校验位。 第一解码器可以使用存储在第一部分中的校验位来校正第一数据位中的多位位置中的错误，并且第二解码器可以单独地使用第二组校验位对第二数据位进行解码。
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公开(公告)号：US20100146368A1
公开(公告)日：2010-06-10
申请号：US12331255
申请日：2008-12-09
申请人： Zeshan A. Chishti , Alaa R. Alameldeen , Chris Wilkerson , Wei Wu , Dinesh Somasekhar , Muhammad Khellah , Shih-Lien Lu
发明人： Zeshan A. Chishti , Alaa R. Alameldeen , Chris Wilkerson , Wei Wu , Dinesh Somasekhar , Muhammad Khellah , Shih-Lien Lu
CPC分类号： H03M13/2921 , G06F11/1064 , H03M13/1102 , H03M13/13 , H03M13/15 , H03M13/1515 , H03M13/2906 , H03M13/2918
摘要： A processor may comprise a cache, which may be divided into a first and second section while the processor operates in a low-power mode. A cache line of the first section may be fragmented into segments. A first encoder may generate first data bits and check bits while encoding a first portion of a data stream and a second encoder may, separately, generate second data bits and check bits while encoding a second portion of the data stream. The first data bits may be stored in a first segment of the first section and the check bits in a first portion of the second section that is associated with the first segment. The first decoder may correct errors in multiple bit positions within the first data bits using the check bits stored in the first portion and the second decoder may, separately, decode the second data bits using the second set of check bits.
摘要翻译： 处理器可以包括高速缓存，其可以在处理器以低功率模式操作时被分成第一和第二部分。 第一部分的高速缓存行可以被分段成段。 第一编码器可以在对数据流的第一部分进行编码的同时产生第一数据位和校验位，并且第二编码器可以分别在编码数据流的第二部分时生成第二数据位和校验位。 第一数据位可以存储在第一部分的第一部分中，并且与第一部分相关联的第二部分的第一部分中的校验位。 第一解码器可以使用存储在第一部分中的校验位来校正第一数据位中的多位位置中的错误，并且第二解码器可以单独地使用第二组校验位对第二数据位进行解码。
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公开(公告)号：US08276142B2
公开(公告)日：2012-09-25
申请号：US12587597
申请日：2009-10-09
IPC分类号： G06F9/46
CPC分类号： G06F9/505 , G06F2209/501
摘要： A method, device, and system are disclosed. In one embodiment the method includes scheduling a thread to run on first core of a multi-core processor. The determination as to which core the thread is scheduled on uses one or more processes. These processes may include ranking all of the cores specific to a workload of the thread, establishing a current utilization of each core of the multi-core processor, and calculating an inter-core migration cost for the thread.
摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括调度在多核处理器的第一核上运行的线程。 对线程安排的核心的确定使用一个或多个进程。 这些过程可以包括对线程工作负载特有的所有核心进行排序，建立多核处理器的每个核心的当前利用率，以及计算线程的核心间迁移成本。
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公开(公告)号：US20110088041A1
公开(公告)日：2011-04-14
申请号：US12587597
申请日：2009-10-09
IPC分类号： G06F9/46
CPC分类号： G06F9/505 , G06F2209/501
摘要： A method, device, and system are disclosed. In one embodiment the method includes scheduling a thread to run on first core of a multi-core processor. The determination as to which core the thread is scheduled on uses one or more processes. These processes may include ranking all of the cores specific to a workload of the thread, establishing a current utilization of each core of the multi-core processor, and calculating an inter-core migration cost for the thread.
摘要翻译： 公开了一种方法，装置和系统。 在一个实施例中，该方法包括调度在多核处理器的第一核上运行的线程。 对线程安排的核心的确定使用一个或多个进程。 这些过程可以包括对线程工作负载特有的所有核心进行排序，建立多核处理器的每个核心的当前利用率，以及计算线程的核心间迁移成本。
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公开(公告)号：US09378021B2
公开(公告)日：2016-06-28
申请号：US14181032
申请日：2014-02-14
申请人： Zeshan A. Chishti , Christopher B. Wilkerson , Seth Pugsley , Peng-Fei Chuang , Robert L. Scott , Aamer Jaleel , Shih-Lien L. Lu , Kingsum Chow
发明人： Zeshan A. Chishti , Christopher B. Wilkerson , Seth Pugsley , Peng-Fei Chuang , Robert L. Scott , Aamer Jaleel , Shih-Lien L. Lu , Kingsum Chow
CPC分类号： G06F12/0862 , G06F9/3802 , G06F9/3808 , G06F9/383 , G06F2212/6026
摘要： A processor includes a cache, a prefetcher module to select information according to a prefetcher algorithm, and a prefetcher algorithm selection module. The prefetcher algorithm selection module includes logic to select a candidate prefetcher algorithm determine and store memory addresses of predicted memory accesses of the candidate prefetcher algorithm when performed by the prefetcher module, determine cache lines accessed during memory operations, and evaluate whether the determined cache lines match the stored memory addresses. The prefetcher algorithm selection module further includes logic to adjust an accuracy ratio of the candidate prefetcher algorithm, compare the accuracy ratio with a threshold accuracy ratio, and determine whether to apply the first candidate prefetcher algorithm to the prefetcher module.
摘要翻译： 处理器包括高速缓存，根据预取器算法选择信息的预取器模块以及预取器算法选择模块。 预取器算法选择模块包括选择候选预取器算法的逻辑，当由预取器模块执行时，确定并存储候选预取器算法的预测存储器访问的存储器地址，确定在存储器操作期间访问的高速缓存行，并且评估所确定的高速缓存行是否匹配 存储的存储器地址。 预取器算法选择模块还包括用于调整候选预取器算法的准确率的逻辑，将精度比与阈值精度比进行比较，并且确定是否将第一候选预取器算法应用于预取器模块。
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