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    DYNAMICALLY ALLOCATABLE MEMORY ERROR MITIGATION
    1.
    发明申请
    DYNAMICALLY ALLOCATABLE MEMORY ERROR MITIGATION 有权
    动态的内存不正确的缓解

    公开(公告)号：US20130326263A1

    公开(公告)日：2013-12-05

    申请号：US13485474

    申请日：2012-05-31

    申请人： Alaa R. Alameldeen ,  Ilya Wagner ,  Zeshan A. Chishti ,  Wei Wu ,  Christopher B. Wilkerson

    发明人： Alaa R. Alameldeen ,  Ilya Wagner ,  Zeshan A. Chishti ,  Wei Wu ,  Christopher B. Wilkerson

    IPC分类号： G06F11/20

    CPC分类号： G06F11/27 ,  G06F11/1048 ,  G06F11/2205

    摘要： Embodiments include a method and system of dynamically allocatable memory error mitigation. In one embodiment, a system applies an error mitigation mechanism to one of multiple groups of memory units, wherein the one group is in active use during an error test of a second group of memory units. The system deactivates and tests the second group of memory units for errors. In response to detecting an error in a memory unit of the second group, the system applies, to the memory unit of the second group having the error, the error mitigation mechanism for active use. The system then activates the second group of memory units with the error mitigation mechanism applied to the memory unit of the second group having the error.

    摘要翻译： 实施例包括动态可分配的存储器错误缓解的方法和系统。 在一个实施例中，系统将错误缓解机制应用于多组存储器单元中的一组，其中在第二组存储器单元的错误测试期间，一组正在使用。 系统停用并测试第二组存储器单元的错误。 响应于检测到第二组的存储器单元中的错误，系统向具有错误的第二组的存储器单元应用用于主动使用的错误减轻机制。 然后，该系统激活第二组存储器单元，其中将误差减轻机制应用于具有该错误的第二组的存储器单元。

    Dynamically allocatable memory error mitigation
    2.
    发明授权
    Dynamically allocatable memory error mitigation 有权
    动态分配内存错误缓解

    公开(公告)号：US08806285B2

    公开(公告)日：2014-08-12

    申请号：US13485474

    申请日：2012-05-31

    申请人： Alaa R. Alameldeen ,  Ilya Wagner ,  Zeshan A. Chishti ,  Wei Wu ,  Christopher B. Wilkerson

    发明人： Alaa R. Alameldeen ,  Ilya Wagner ,  Zeshan A. Chishti ,  Wei Wu ,  Christopher B. Wilkerson

    IPC分类号： G11C29/00 ,  G06F11/00

    CPC分类号： G06F11/27 ,  G06F11/1048 ,  G06F11/2205

    摘要： Embodiments include a method and system of dynamically allocatable memory error mitigation. In one embodiment, a system applies an error mitigation mechanism to one of multiple groups of memory units, wherein the one group is in active use during an error test of a second group of memory units. The system deactivates and tests the second group of memory units for errors. In response to detecting an error in a memory unit of the second group, the system applies, to the memory unit of the second group having the error, the error mitigation mechanism for active use. The system then activates the second group of memory units with the error mitigation mechanism applied to the memory unit of the second group having the error.

    摘要翻译： 实施例包括动态可分配的存储器错误缓解的方法和系统。 在一个实施例中，系统将错误缓解机制应用于多组存储器单元中的一组，其中在第二组存储器单元的错误测试期间，一组正在使用。 系统停用并测试第二组存储器单元的错误。 响应于检测到第二组的存储器单元中的错误，系统向具有错误的第二组的存储器单元应用用于主动使用的错误减轻机制。 然后，该系统激活第二组存储器单元，其中将误差减轻机制应用于具有该错误的第二组的存储器单元。

    Method and apparatus for using cache memory in a system that supports a low power state
    3.
    发明授权
    Method and apparatus for using cache memory in a system that supports a low power state 有权
    在支持低功率状态的系统中使用高速缓冲存储器的方法和装置

    公开(公告)号：US08640005B2

    公开(公告)日：2014-01-28

    申请号：US12785182

    申请日：2010-05-21

    申请人： Christopher B. Wilkerson ,  Alaa R. Alameldeen ,  Zeshan A. Chishti ,  Dinesh Somasekhar ,  Wei Wu ,  Shih-Lien Lu

    发明人： Christopher B. Wilkerson ,  Alaa R. Alameldeen ,  Zeshan A. Chishti ,  Dinesh Somasekhar ,  Wei Wu ,  Shih-Lien Lu

    IPC分类号： G11C29/00

    CPC分类号： G06F11/1064

    摘要： A cache memory system uses multi-bit Error Correcting Code (ECC) with a low storage and complexity overhead. In an embodiment, error correction logic may include a first error correction logic to determine a number of errors in data that is stored in a cache line of a cache memory, and a second error correction logic to receive the data from the first error correction logic if the number of errors is determined to be greater than one and to perform error correction responsive to receipt of the data. The cache memory system can be operated at very low idle power, without dramatically increasing transition latency to and from an idle power state due to loss of state. Other embodiments are described and claimed.

    摘要翻译： 高速缓冲存储器系统使用具有低存储和复杂度开销的多位错误校正码（ECC）。 在一个实施例中，纠错逻辑可以包括：第一纠错逻辑，用于确定存储在高速缓存存储器的高速缓存行中的数据中的错误数;以及第二纠错逻辑，用于从第一纠错逻辑接收数据 如果错误的数量被确定为大于1，并且响应于数据的接收执行错误校正。 高速缓冲存储器系统可以在非常低的空闲功率下操作，而不会由于状态的损失而急剧增加到空闲功率状态的转换等待时间。 描述和要求保护其他实施例。

    Performing multi-bit error correction on a cache line
    5.
    发明授权
    Performing multi-bit error correction on a cache line 有权
    在缓存行上执行多位错误校正

    公开(公告)号：US08245111B2

    公开(公告)日：2012-08-14

    申请号：US12331255

    申请日：2008-12-09

    申请人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    发明人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    IPC分类号： G06F11/00

    CPC分类号： H03M13/2921 ,  G06F11/1064 ,  H03M13/1102 ,  H03M13/13 ,  H03M13/15 ,  H03M13/1515 ,  H03M13/2906 ,  H03M13/2918

    摘要： A processor may comprise a cache, which may be divided into a first and second section while the processor operates in a low-power mode. A cache line of the first section may be fragmented into segments. A first encoder may generate first data bits and check bits while encoding a first portion of a data stream and a second encoder may, separately, generate second data bits and check bits while encoding a second portion of the data stream. The first data bits may be stored in a first segment of the first section and the check bits in a first portion of the second section that is associated with the first segment. The first decoder may correct errors in multiple bit positions within the first data bits using the check bits stored in the first portion and the second decoder may, separately, decode the second data bits using the second set of check bits.

    摘要翻译： 处理器可以包括高速缓存，其可以在处理器以低功率模式操作时被分成第一和第二部分。 第一部分的高速缓存行可以被分段成段。 第一编码器可以在对数据流的第一部分进行编码的同时产生第一数据位和校验位，并且第二编码器可以分别在编码数据流的第二部分时生成第二数据位和校验位。 第一数据位可以存储在第一部分的第一部分中，并且与第一部分相关联的第二部分的第一部分中的校验位。 第一解码器可以使用存储在第一部分中的校验位来校正第一数据位中的多位位置中的错误，并且第二解码器可以单独地使用第二组校验位对第二数据位进行解码。

    PERFORMING MULTI-BIT ERROR CORRECTION ON A CACHE LINE
    6.
    发明申请
    PERFORMING MULTI-BIT ERROR CORRECTION ON A CACHE LINE 有权
    在缓存行上执行多位错误校正

    公开(公告)号：US20100146368A1

    公开(公告)日：2010-06-10

    申请号：US12331255

    申请日：2008-12-09

    申请人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    发明人： Zeshan A. Chishti ,  Alaa R. Alameldeen ,  Chris Wilkerson ,  Wei Wu ,  Dinesh Somasekhar ,  Muhammad Khellah ,  Shih-Lien Lu

    IPC分类号： H03M13/05 ,  G06F11/10

    CPC分类号： H03M13/2921 ,  G06F11/1064 ,  H03M13/1102 ,  H03M13/13 ,  H03M13/15 ,  H03M13/1515 ,  H03M13/2906 ,  H03M13/2918

    摘要： A processor may comprise a cache, which may be divided into a first and second section while the processor operates in a low-power mode. A cache line of the first section may be fragmented into segments. A first encoder may generate first data bits and check bits while encoding a first portion of a data stream and a second encoder may, separately, generate second data bits and check bits while encoding a second portion of the data stream. The first data bits may be stored in a first segment of the first section and the check bits in a first portion of the second section that is associated with the first segment. The first decoder may correct errors in multiple bit positions within the first data bits using the check bits stored in the first portion and the second decoder may, separately, decode the second data bits using the second set of check bits.

    摘要翻译： 处理器可以包括高速缓存，其可以在处理器以低功率模式操作时被分成第一和第二部分。 第一部分的高速缓存行可以被分段成段。 第一编码器可以在对数据流的第一部分进行编码的同时产生第一数据位和校验位，并且第二编码器可以分别在编码数据流的第二部分时生成第二数据位和校验位。 第一数据位可以存储在第一部分的第一部分中，并且与第一部分相关联的第二部分的第一部分中的校验位。 第一解码器可以使用存储在第一部分中的校验位来校正第一数据位中的多位位置中的错误，并且第二解码器可以单独地使用第二组校验位对第二数据位进行解码。

    Massaging devices
    7.
    发明授权
    Massaging devices 有权

    公开(公告)号：US09987192B2

    公开(公告)日：2018-06-05

    申请号：US14603786

    申请日：2015-01-23

    申请人： Wei Wu

    发明人： Wei Wu

    IPC分类号： A61H19/00 ,  A61H23/02

    CPC分类号： A61H23/0263 ,  A61H19/44 ,  A61H2201/0153 ,  A61H2201/1253 ,  A61H2201/5025

    摘要： A massaging device is provided. The massaging device includes a shell having first end and a second end, the first end being a massaging head, a size and a shape of the shell configured to massage a body part of a user. The massaging device also includes an opening disposed close to the second end. The massaging device further includes a housing to house a vibrating motor, the housing configured to be inserted into the shell through the opening. The massaging device also includes a rolling member disposed at the opening, and the rolling member is configured to control the vibration of the vibrating motor when being operated by a user.

    On the managed peer-to-peer sharing in cellular networks
    10.
    发明授权
    On the managed peer-to-peer sharing in cellular networks 有权
    在蜂窝网络中的受管点对点共享

    公开(公告)号：US09231786B2

    公开(公告)日：2016-01-05

    申请号：US13400755

    申请日：2012-02-21

    申请人： Wei Wu ,  Khiem Le ,  Noun Choi

    发明人： Wei Wu ,  Khiem Le ,  Noun Choi

    IPC分类号： G06F15/16 ,  H04L12/66 ,  H04L29/08

    CPC分类号： H04L67/1061 ,  H04L12/66 ,  H04L67/104 ,  H04L67/1063 ,  H04L67/1072 ,  H04W60/00

    摘要： A method, system and apparatus are provided for performing peer-to-peer (P2P) data sharing operations between user equipment (UE) devices in a wireless-enabled communications environment. A first client node comprises content data and operates in a server peer mode to provide content data. A second client node submits a request to a P2P application server (P2P AS) for the content data. In response, the P2P AS provides the address of the first client node to the second client node. The second client node then uses the provided address to submit a request to the first client node to provide the content data. The first client node accepts the request and then provides the content data to the second client node.

    摘要翻译： 提供了一种用于在启用无线的通信环境中在用户设备（UE）设备之间执行对等（P2P）数据共享操作的方法，系统和装置。 第一客户端节点包括内容数据并以服务器对等模式操作以提供内容数据。 第二客户节点向P2P应用服务器（P2P AS）提交内容数据的请求。 作为响应，P2P AS向第二客户端节点提供第一客户机节点的地址。 然后，第二客户端节点使用提供的地址向第一客户机节点提交请求以提供内容数据。 第一个客户机节点接受请求，然后将内容数据提供给第二个客户机节点。