公开(公告)号：US4620275A

公开(公告)日：1986-10-28

申请号：US622451

申请日：1984-06-20

申请人： Steven J. Wallach ,  Thomas M. Jones ,  Frank J. Marshall ,  David A. Nobles ,  Kent A. Fuka ,  Steven M. Rowan ,  William H. Wallace ,  Harold W. Dozier ,  David M. Chastain ,  John W. Clark ,  Robert B. Kolstad ,  James E. Mankovich ,  Michael C. Harris ,  Jeffrey H. Gruger ,  Alan D. Gant ,  Harold D. Shelton ,  James R. Weatherford ,  Arthur T. Kimmel ,  Gary B. Gostin ,  Gilbert J. Hansen ,  John M. Golenbieski ,  Larry W. Spry ,  Gerald Matulka ,  Gaynel J. Lockhart ,  Michael E. Sydow

发明人： Steven J. Wallach ,  Thomas M. Jones ,  Frank J. Marshall ,  David A. Nobles ,  Kent A. Fuka ,  Steven M. Rowan ,  William H. Wallace ,  Harold W. Dozier ,  David M. Chastain ,  John W. Clark ,  Robert B. Kolstad ,  James E. Mankovich ,  Michael C. Harris ,  Jeffrey H. Gruger ,  Alan D. Gant ,  Harold D. Shelton ,  James R. Weatherford ,  Arthur T. Kimmel ,  Gary B. Gostin ,  Gilbert J. Hansen ,  John M. Golenbieski ,  Larry W. Spry ,  Gerald Matulka ,  Gaynel J. Lockhart ,  Michael E. Sydow

IPC分类号： G06F15/78 ,  G06F9/18

CPC分类号： G06F15/8069

摘要： A vector processing computer is configured to operate in a pipelined fashion wherein each of the functional units is essentially independent and is designed to carry out its operational function in the fastest possible manner. Vector elements are transmitted from memory, either main memory, a physical cache unit or a logical cache through a source bus where the elements are alternately loaded into the vector processing units. The vector control unit decodes the vector instructions and generates the required control commands for operating the registers and logical units within the vector processing units. Thus, the vector processing units essentially work in parallel to double the processing rate. The resulting vectors are transmitted through a destination bus to either the physical cache unit, the main memory, the logical cache or to an input/output processor. In a further aspect of the computer there is produced an entry microword from a store for the immediate execution of the first microinstruction within a sequence of microinstructions. The remaining microinstructions are produced from a conventional store. This reduces the delay in the retrieval and execution of the first microinstruction. In a still further aspect of the computer there is included the logical data cache which stores data at logical addresses such that the central processor can store and retrieve data without the necessity of first making a translation from logical to physical address.

摘要翻译： 矢量处理计算机被配置为以流水线方式操作，其中每个功能单元基本上是独立的并且被设计为以最快的方式执行其操作功能。 矢量元素通过源总线从存储器，主存储器，物理缓存单元或逻辑高速缓存传送，其中元件被交替地加载到向量处理单元中。 矢量控制单元解码矢量指令，并产生用于在矢量处理单元内操作寄存器和逻辑单元的所需控制命令。 因此，矢量处理单元基本上并行地工作，使处理速率加倍。 所得到的矢量通过目的地总线传送到物理高速缓存单元，主存储器，逻辑高速缓存或输入/输出处理器。 在计算机的另一方面，产生了来自商店的入口微词，用于在微指令序列内立即执行第一微指令。 剩余的微指令是从常规商店生产的。 这减少了第一微指令的检索和执行的延迟。 在计算机的另一方面，包括逻辑数据高速缓存，其以逻辑地址存储数据，使得中央处理器可以存储和检索数据，而不需要首先进行从逻辑地址到物理地址的转换。

公开(公告)号：US4868742A

公开(公告)日：1989-09-19

申请号：US206962

申请日：1988-06-09

申请人： Alan D. Gant ,  David A. Nobles ,  Thomas M. Jones ,  Arthur T. Kimmel

发明人： Alan D. Gant ,  David A. Nobles ,  Thomas M. Jones ,  Arthur T. Kimmel

IPC分类号： G06F13/26 ,  G06F13/28 ,  G06F13/364 ,  G06F13/42 ,  G06F15/17

CPC分类号： G06F13/26 ,  G06F13/28 ,  G06F13/364 ,  G06F13/4217 ,  G06F15/17

摘要： A communication bus (14) provides bidirectional data communication between a computer (12) and various peripheral units including input/output processors (18, 20) and a service processor (22). The computer includes a memory control unit (24) which is connected to a memory array (26). A central processor unit (30) is connected for data exchange with the memory control unit (24). Data blocks are transferred through the bus (14) and either originate or terminate at the memory array (26). A peripheral unit, such as the processor (18) transfers a data block by first transferring a header parcel (146) which defines an address, block length and type of function. This is transmitted to the memory control unit (24) which carries out the desired data transfer by sending or receiving sequential data parcels. An interrupt bus (16) connects each of the units of the computer system (10) including the processors (18, 20, 22) and the central processing unit (30). Any one of the units connected to the interrupt bus ( 16) can interrupt any of the other units. The interrupt process comprises sending an interrupt vector through interrupt lines (66). At the receiving unit the interrupt is identified and the appropriate function carried out. The combination of the communication bus and the interrupt bus (16) comprises an input/output bus for the computer system (10) to provide a high data bandwidth together with flexible operation.

摘要翻译： 通信总线（14）在计算机（12）和包括输入/​​输出处理器（18,20）和服务处理器（22）的各种外围单元之间提供双向数据通信。 计算机包括连接到存储器阵列（26）的存储器控​​制单元（24）。 中央处理器单元（30）被连接用于与存储器控制单元（24）进行数据交换。 数据块通过总线（14）传送，并且起始或终止于存储器阵列（26）。 诸如处理器（18）的外围单元通过首先传送定义地址，块长度和功能类型的报头包裹（146）来传送数据块。 这被发送到存储器控制单元（24），存储器控制单元（24）通过发送或接收顺序数据包来执行期望的数据传送。 中断总线（16）连接包括处理器（18,20,22）和中央处理单元（30）的计算机系统（10）的每个单元。 连接到中断总线（16）的单元中的任何一个可以中断任何其他单元。 中断过程包括通过中断线（66）发送中断向量。 在接收单元处，识别中断并执行适当的功能。 通信总线和中断总线（16）的组合包括用于计算机系统（10）的输入/输出总线，以提供高数据带宽以及灵活的操作。

公开(公告)号：US20100117450A1

公开(公告)日：2010-05-13

申请号：US12554262

申请日：2009-09-04

申请人： Firas Azrai ,  Arthur T. Kimmel ,  Eric J. King ,  Eric B. Smith ,  Michael E. Yates

发明人： Firas Azrai ,  Arthur T. Kimmel ,  Eric J. King ,  Eric B. Smith ,  Michael E. Yates

IPC分类号： H02M3/335

CPC分类号： G01R19/0092 ,  Y10T307/406

摘要： A voltage converter includes a plurality of power conversion circuits that receive respective digital control inputs and supply respective output signals that are separately programmable to have respective desired voltages. A control circuit, a portion of which is shared by the power conversion circuits on a time multiplexed basis, supplies the digital control inputs. The shared portion of the control circuit includes, a first selector circuit to select on the time multiplexed basis set points for respective ones of the output signals; a digital-to-analog converter to convert a selected set point to an analog set point signal, a second selector circuit to select one of measured signals that correspond to respective ones of the set points, and a summer coupled to determine a difference between the analog set point signal and a corresponding measured signal and generate an error signal indicative thereof

摘要翻译： 电压转换器包括多个功率转换电路，其接收相应的数字控制输入并提供可单独编程以具有各自期望电压的相应输出信号。 控制电路，其一部分由时间复用的基础上的功率转换电路共享，提供数字控制输入。 所述控制电路的共享部分包括：第一选择器电路，用于对所述输出信号中的各个输入信号选择时间多路复用基准设定点; 数模转换器，用于将选定的设定点转换为模拟设定点信号;第二选择器电路，选择对应于所述设定点的各个的测量信号;以及加法器，用于确定所述设定点之间的差异 模拟设定点信号和对应的测量信号，并产生指示其的误差信号

公开(公告)号：US4884191A

公开(公告)日：1989-11-28

申请号：US328798

申请日：1989-03-24

申请人： James R. Weatherford ,  Arthur T. Kimmel

发明人： James R. Weatherford ,  Arthur T. Kimmel

IPC分类号： G11C8/12

CPC分类号： G11C8/12

摘要： The computer (10) includes a memory control unit (12), a central processing unit (14) and a memory array unit (16). A plurality of memory array planes (36, 38, 40 and 42) are included within the memory array unit (16). A latch (82) receives write data from the memory control unit (12) through a bus (26). Address and control information is transferred from the memory control unit (12) to timing and address circuits (28, 30, 32, 34). The write data is transferred from the latch (82) into a selected one of the memory array planes (36, 38, 40, 42). For each of the memory array planes (36, 38, 40, 42) there is provided a respective read latch (60, 62, 64, 66) for receiving read data. The ouputs of the memory array planes are not connected in common. The ouputs to read latches (60, 62, 64,66) are connected in common through a bus (76) for transferring read data through the data bus (26) back to the memory control unit (12). The memory array unit (16) provides enhanced speed of operation for the computer (10) while permitting refresh interrupts to occur without loss of read or write data.

摘要翻译： 计算机（10）包括存储器控制单元（12），中央处理单元（14）和存储器阵列单元（16）。 多个存储器阵列平面（36,38,40和42）被包括在存储器阵列单元（16）内。 锁存器（82）通过总线（26）从存储器控制单元（12）接收写入数据。 地址和控制信息从存储器控制单元（12）传送到定时和寻址电路（28,30,32,34）。 写入数据从锁存器（82）传送到存储器阵列平面（36,38,40,42）中选定的一个。 对于每个存储器阵列平面（36,38,40,42），提供了用于接收读取数据的相应读取锁存器（60,62,64,66）。 存储器阵列平面的输出不是共同连接的。 读取锁存器（60,62,64,66）的输出通过总线（76）共同连接，用于将读取数据通过数据总线（26）传送回存储器控制单元（12）。 存储器阵列单元（16）为计算机（10）提供增强的操作速度，同时允许刷新中断而不丢失读取或写入数据。

公开(公告)号：US4663728A

公开(公告)日：1987-05-05

申请号：US622459

申请日：1984-06-20

申请人： James R. Weatherford ,  Arthur T. Kimmel

发明人： James R. Weatherford ,  Arthur T. Kimmel

IPC分类号： G06F11/10 ,  G06F13/16 ,  G06F13/28 ,  G06F12/06

CPC分类号： G06F13/28 ,  G06F13/1605 ,  G06F11/1056

摘要： A read/modify/write circuit (10) for a computer is used in conjunction with a main memory (12) in which block operations are executed using a plurality of data units. The circuit (10) includes a first register connected to receive a data block from the main memory (12), a second register connected to receive data units from a requestor, such as a processor (18) and a third register in which a resulting data block is produced which comprises the data units to be written into the main memory (12) and the remaining data units which were previously in the block read from memory (12). Multiplex circuits (70, 72, 74, 76, 78, 80, 82 and 84) are commanded by a decoder (136) in response to the processor (18) to selectively route sections of registers (26 and 28) into a register (106). The resulting data block is then transferred through the memory bus (14) for writing into the main memory (12). The outputs of the multiplexors (70-84) can be driven by the decoder (136) to a predetermined logic state so that a selected data block can be written into the main memory (12) for test and evaluation purposes.

摘要翻译： 用于计算机的读/写/写电路（10）与主存储器（12）一起使用，其中使用多个数据单元执行块操作。 电路（10）包括连接到从主存储器（12）接收数据块的第一寄存器，第二寄存器，用于从诸如处理器（18）和第三寄存器的请求器接收数据单元， 产生数据块，其包括要写入主存储器（12）的数据单元和先前在从存储器（12）读取的块中的剩余数据单元。 响应于处理器（18），多路复用电路（70,72,74,76,78,80,82和84）由解码器（136）命令，以选择性地将寄存器（26和28）的部分路由到寄存器 106）。 所得数据块然后通过存储器总线（14）传送以写入主存储器（12）。 多路复用器（70-84）的输出可以由解码器（136）驱动到预定的逻辑状态，从而可以将选择的数据块写入主存储器（12）用于测试和评估。

公开(公告)号：US4942518A

公开(公告)日：1990-07-17

申请号：US796745

申请日：1985-11-12

申请人： James R. Weatherford ,  Arthur T. Kimmel ,  Steven J. Wallach

发明人： James R. Weatherford ,  Arthur T. Kimmel ,  Steven J. Wallach

IPC分类号： G06F12/08

CPC分类号： G06F12/0888 ,  G06F12/0846

摘要： A physical cache unit (100) is used within a computer (20). The computer (20) further includes a main memory (99) a memory control unit (22), inputs/output processors (54, 68) and a central processor (156). The central processor includes an address translation unit (118), an instruction processing unit (126), an address scalar unit (142), a vector control unit (144) and vector processing units (148, 150). The physical cache unit (100) stores operands in a data cache (180), the operands for delivery to and receipt from the control processor (156). Addresses for requested operands are received from the central processor (156) and are examined concurrently during one clock cycle in tag stores (190 and 192). The tag stores (190 and 192) produce tags which are compared in comparators (198 and 200) to the tag of physical addresses received from the central processor (156). If a comparison is made, a hit, both of the requested operands are read, during one clock period, from the data cache (180) and transmitted to the central processor (156). If the requested operands are not in the data cache (180) they are fetched from the main memory (99). The operands requested from the main memory (99) within a block are placed in a buffer (188) and/or transmitted directly through a bypass bus (179) to the central processor (156). Concurrently, the block of operands fetched from main memory (99) may be stored in the data cache (180) for subsequent delivery to the central processor (156) upon request. Further, a block of operands from the central processor (156) can be transmitted directly to the memory control unit 22 and bypass the data cache (180).

摘要翻译： 在计算机（20）内使用物理缓存单元（100）。 计算机（20）还包括主存储器（99），存储器控制单元（22），输入/输出处理器（54,68）和中央处理器（156）。 中央处理器包括地址转换单元（118），指令处理单元（126），地址标量单元（142），向量控制单元（144）和向量处理单元（148,150）。 物理缓存单元（100）将操作数存储在数据高速缓存（180）中，用于传送到控制处理器（156）并从控制处理器（156）接收的操作数。 从中央处理器（156）接收所请求的操作数的地址，并在标签存储（190和192）中的一个时钟周期期间同时检查。 标签存储（190和192）产生在比较器（198和200）中与从中央处理器（156）接收的物理地址的标签进行比较的标签。 如果进行比较，则命中，在一个时钟周期期间，从数据高速缓存（180）读取所请求的操作数，并将其发送到中央处理器（156）。 如果请求的操作数不在数据高速缓存（180）中，则它们从主存储器（99）中取出。 从块内的主存储器（99）请求的操作数被放置在缓冲器（188）中和/或通过旁路总线（179）直接发送到中央处理器（156）。 同时，从主存储器（99）提取的操作数块可以存储在数据高速缓存（180）中，以便随后根据请求传送到中央处理器（156）。 此外，来自中央处理器（156）的操作数块可以直接发送到存储器控制单元22并绕过数据高速缓存（180）。

公开(公告)号：US4704599A

公开(公告)日：1987-11-03

申请号：US622740

申请日：1984-06-20

申请人： Arthur T. Kimmel ,  Harold W. Dozier

发明人： Arthur T. Kimmel ,  Harold W. Dozier

IPC分类号： G01R31/319 ,  H05K7/14 ,  G08B1/00

CPC分类号： G01R31/31905 ,  H05K7/14 ,  Y10T307/944

摘要： An auxiliary connector circuit is used within an electronic system (10) which comprises a plurality of removable circuit cards (14, 16, 18, 20, 22, 24, 26) which are mounted within a cabinet (12). Before the circuit card (16) is removed from the cabinet (12), a power cable (44) is connected by means of engaging a plug (46) to a socket (34). When this occurs a DATA OUT ENABLE signal at a line (65) drives three-state devices (86, 88, 90, 92, 94, 96, 98 and 100) to a high impedance state to isolate a memory array (78) from a data bus (102). This high impedance prevents any transients from being transmitted through the data bus (102) when the card (16) is removed from the cabinet (12). After the card (16) is removed from the cabinet (12), the power cable (44) can be disconnected from the card (16) or the card (16) can be tested to evaluate the components mounted on the card (16).

摘要翻译： 在电子系统（10）内使用辅助连接器电路，电子系统（10）包括安装在机壳（12）内的多个可移除电路卡（14,16,18,20,22,24,26）。 在将电路卡（16）从机壳（12）移除之前，通过将插头（46）接合到插座（34）而连接电力电缆（44）。 当这种情况发生时，线路（65）处的DATA OUT ENABLE信号将三态装置（86,88,90,92,94,96,98和100）驱动到高阻抗状态，以将存储器阵列（78）与 数据总线（102）。 当卡（16）从机壳（12）移除时，该高阻抗防止任何瞬变通过数据总线（102）传输。 在将卡（16）从机壳（12）中取出后，电源电缆（44）可以与卡（16）断开连接，或者可以对卡（16）进行测试，以评估安装在卡（16）上的部件， 。

公开(公告)号：US5077722A

公开(公告)日：1991-12-31

申请号：US293967

申请日：1989-01-06

申请人： Edward D. Geist ,  Arthur T. Kimmel ,  Gregory G. Schober ,  Trenton A. Ames ,  David B. Matthews ,  John W. Clark

发明人： Edward D. Geist ,  Arthur T. Kimmel ,  Gregory G. Schober ,  Trenton A. Ames ,  David B. Matthews ,  John W. Clark

IPC分类号： G11B33/12

CPC分类号： G11B33/121 ,  G11B33/124 ,  Y10S439/911

摘要： An interlock for a disk drive unit having a handle and a camming arrangement responsive to pivotal movements for inserting and withdrawing the unit from a housing fixture. A solenoid is actuable to lock the handle when the unit is fully inserted. A sensor is adapted for sensing an interlock engagement between the solenoid armature and the handle. For removing the disk drive unit, a delay is interposed before retracting the solenoid armature to assure that the disk drive unit is fully stopped before the handle can be rotated for removal of the unit.

摘要翻译： 一种用于具有手柄和凸轮装置的磁盘驱动单元的联锁装置，其响应于枢轴运动，用于将壳体固定装置插入和取出。 当设备完全插入时，螺线管可以锁定手柄。 传感器适于感测螺线管电枢和手柄之间的联锁接合。 为了拆卸磁盘驱动器单元，在撤回螺线管衔铁之前插入延迟，以确保在驱动手柄可以旋转以移除单元之前盘驱动单元完全停止。

公开(公告)号：US4760522A

公开(公告)日：1988-07-26

申请号：US107841

申请日：1987-10-01

申请人： James R. Weatherford ,  Arthur T. Kimmel

发明人： James R. Weatherford ,  Arthur T. Kimmel

IPC分类号： G06F12/06 ,  G06F13/00

CPC分类号： G06F12/0623 ,  G06F12/0661

摘要： A memory array unit (20) is used within a main memory (26) of a computer system (10). The memory (26) comprises a plurality of memory array units (20, 22, 24) and each of the memory array units (20, 22, 24) has an allocated address range of 0 to 16 megabytes. However, the memory array unit (20) has a capacity of only four megabytes. The usable address range is 0 to 2 megabytes and 8 to 10 megabytes. The remainder of the address range is a null. Upon development of an increased memory array unit (20) having a greater capacity, such as 16 megabytes, the new memory array unit (20) is directly substituted for the previous low capacity memory array unit. The new memory array unit (20) has a fully implemented address range from 0 to 16 megabytes. The low and high capacity memory array units can be intermixed or the low capacity units can be entirely replaced by the high capacity units without the need for modifying any of the computer system (10) or for modifying the system software.

摘要翻译： 存储器阵列单元（20）用在计算机系统（10）的主存储器（26）内。 存储器（26）包括多个存储器阵列单元（20,22,24），并且每个存储器阵列单元（20,22,24）具有0至16兆字节的分配的地址范围。 然而，存储器阵列单元（20）的容量只有四兆字节。 可用的地址范围是0到2兆字节和8到10兆字节。 地址范围的其余部分是空值。 在开发具有更大容量（例如16兆字节）的增加的存储器阵列单元（20）时，新存储器阵列单元（20）直接代替先前的低容量存储器阵列单元。 新的存储器阵列单元（20）具有从0到16兆字节的完全实现的地址范围。 低容量和高容量存储器阵列单元可以混合，或者低容量单元可以被高容量单元完全替代，而不需要修改任何计算机系统（10）或修改系统软件。

公开(公告)号：US4646233A

公开(公告)日：1987-02-24

申请号：US622562

申请日：1984-06-20

申请人： James R. Weatherford ,  Arthur T. Kimmel ,  Steven J. Wallach

发明人： James R. Weatherford ,  Arthur T. Kimmel ,  Steven J. Wallach

IPC分类号： G06F12/08 ,  G06F13/00

CPC分类号： G06F12/0888 ,  G06F12/0846

摘要： A physical cache unit (100) is used within a computer (20). The computer (20) further includes a main memory (99) a memory control unit (22), inputs/output processors (54, 68) and a central processor (156). The central processor includes an address translation unit (118), an instruction processing unit (126), an address scalar unit (142), a vector control unit (144) and vector processing units (148, 150). The physical cache unit (100) stores operands in a data cache (180), the operands for delivery to and receipt from the control processor (156). Addresses for requested operands are received from the central processor (156) and are examined concurrently during one clock cycle in tag stores (190 and 192). The tag stores (190 and 192) produce tags which are compared in comparators (198 and 200) to the tag of physical addresses received from the central processor (156). If a comparison is made, a hit, both of the requested operands are read, during one clock period, from the data cache (180) and transmitted to the central processor (156). If the requested operands are not in the data cache (180) they are fetched from the main memory (99). The operands requested from the main memory (99) within a block are placed in a buffer (188) and/or transmitted directly through a bypass bus (179) to the central processor (156). Concurrently, the block of operands fetched from main memory (99) may be stored in the data cache (180) for subsequent delivery to the central processor (156) upon request. Further, a block of operands from the central processor (156) can be transmitted directly to the memory control unit 22 and bypass the data cache (180).

摘要翻译： 在计算机（20）内使用物理缓存单元（100）。 计算机（20）还包括主存储器（99），存储器控制单元（22），输入/输出处理器（54,68）和中央处理器（156）。 中央处理器包括地址转换单元（118），指令处理单元（126），地址标量单元（142），向量控制单元（144）和向量处理单元（148,150）。 物理缓存单元（100）将操作数存储在数据高速缓存（180）中，用于传送到控制处理器（156）并从控制处理器（156）接收的操作数。 从中央处理器（156）接收所请求的操作数的地址，并在标签存储（190和192）中的一个时钟周期期间同时检查。 标签存储（190和192）产生在比较器（198和200）中与从中央处理器（156）接收的物理地址的标签进行比较的标签。 如果进行比较，则命中，在一个时钟周期期间，从数据高速缓存（180）读取所请求的操作数，并将其发送到中央处理器（156）。 如果请求的操作数不在数据高速缓存（180）中，则它们从主存储器（99）中取出。 从块内的主存储器（99）请求的操作数被放置在缓冲器（188）中和/或通过旁路总线（179）直接发送到中央处理器（156）。 同时，从主存储器（99）提取的操作数块可以存储在数据高速缓存（180）中，以便随后根据请求传送到中央处理器（156）。 此外，来自中央处理器（156）的操作数块可以直接发送到存储器控制单元22并绕过数据高速缓存（180）。