公开(公告)号：US06237132B1

公开(公告)日：2001-05-22

申请号：US09136126

申请日：1998-08-18

申请人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Kenneth Torino ,  Sebastian T. Ventrone

发明人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Kenneth Torino ,  Sebastian T. Ventrone

IPC分类号： G06F1750

CPC分类号： G06F17/5045 ,  G06F17/5022

摘要： According to the present invention, an automated method to tailor an ASIC core to meet the needs of an individual system on a chip design is disclosed. The preferred method starts with a technology-independent hardware description language (HDL) representation of the core des i on. This high-level design is subdivided into functions, or blocks. Blocks which cannot be removed without impacting the integrity of the core design an are ta b y ed with “must-keep” indicators. The execution of all application code that will employ the core is simulated on the high-level model. The simulation process accumulates information about what blocks in the model are used by the application code, and which are unused, information about which blocks are unused is combined with information about what blocks are not removable. The high-level core design is then tailored by deleting blocks in the core design that are both unused and removable. The tailored high-level design is then synthesized to a technology-dependent core design. The synthesis process substitutes gates for the blocks, propagating must-keep tags to all gates substituted for a block tagged with a “must-keep” indicator. The simulation of all application code is repeated on the low-level design, and accumulates information about which gates are unused by the application code. The low-level design is then tailored by deleting Yates in the core that are both unused and removable.

摘要翻译： 根据本发明，公开了一种定制ASIC核心以满足单个系统在芯片设计上的需要的自动化方法。 首选方法是以技术独立的硬件描述语言（HDL）表示为核心。 这个高级设计被细分为功能或块。 在不影响核心设计的完整性的情况下无法移除的块将使用“必须保留”指示器​​。 在高级模型上模拟使用核心的所有应用程序代码的执行。 模拟过程累积关于应用代码使用模型中哪些模块的信息，以及哪些未使用的，哪些块未被使用的信息与什么块不可移动的信息相结合。 然后通过删除核心设计中未使用和可移动的块来定制高级核心设计。 然后将量身定制的高级设计合成为依赖于技术的核心设计。 合成过程将门代替块，将必须保留标签传播到所有门，替代标有“必须”指示符的块。 在低级设计中重复所有应用代码的仿真，并通过应用代码累积关于哪些门未被使用的信息。 然后，通过在核心中删除既不使用也可拆卸的Yates来定制低级设计。

公开(公告)号：US06397170B1

公开(公告)日：2002-05-28

申请号：US09135825

申请日：1998-08-18

申请人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Sebastian T. Ventrone

发明人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Sebastian T. Ventrone

IPC分类号： G06F1750

CPC分类号： G06F17/505 ,  G06F2217/78

摘要： A system and method for designing a low power ASIC using weighted net toggle information. In particular, the system and method includes a simulation system that executes a set of application test suites that is representative of the code that will likely run on the ASIC and weights each of the applications. The weighted net toggle information can then be evaluated and utilized to modify the ASIC design.

摘要翻译： 一种使用加权网络切换信息设计低功率ASIC的系统和方法。 特别地，该系统和方法包括一个模拟系统，它执行代表可能在ASIC上运行的代码并对每个应用进行加权的一组应用测试套件。 然后可以评估和利用加权网络切换信息来修改ASIC设计。

公开(公告)号：US06275968B1

公开(公告)日：2001-08-14

申请号：US09129921

申请日：1998-08-06

申请人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Sebastian T. Ventrone

发明人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Sebastian T. Ventrone

IPC分类号： G06F1750

CPC分类号： G06F1/32 ,  G06F1/04 ,  G06F17/505

摘要： According to the preferred embodiment, a device and method for reducing power consumption by reducing unneeded node toggling is provided. The preferred embodiment reduces unneeded toggling that commonly occurs in many types of logic circuits. The preferred embodiment reduces unneeded node toggling in a circuit by holding a portion of the device at the previous output until the all the inputs have stabilized to their final value during each clock cycle. This reduces power consumption in the device that would normally occur due to unnecessary node toggling.

摘要翻译： 根据优选实施例，提供了一种通过减少不需要的节点切换来降低功耗的装置和方法。 优选实施例减少了通常在许多类型的逻辑电路中发生的不必要的切换。 优选实施例通过将设备的一部分保持在先前输出来减少电路中的不需要的节点切换，直到所有输入在每个时钟周期内稳定到其最终值。 这减少了由于不必要的节点切换而通常发生的设备中的功耗。

公开(公告)号：US06317840B1

公开(公告)日：2001-11-13

申请号：US09275170

申请日：1999-03-24

申请人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Patrick E. Perry ,  Sebastian T. Ventrone

发明人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Patrick E. Perry ,  Sebastian T. Ventrone

IPC分类号： G06F132

CPC分类号： G06F9/3885 ,  G06F1/3203 ,  G06F1/3287 ,  G06F1/3293 ,  G06F9/3836 ,  G06F9/3869 ,  Y02D10/122 ,  Y02D10/171

摘要： A processor with multiple equivalent functional units for power reduction, which includes a mechanism for controlling the selection of functional units. Specifically, the processor comprises a first circuit performing a predetermined function at a first speed, a second circuit for performing the same predetermined function at a second speed, and a control system for selecting either the first or second circuit to perform the function. The control system further includes a mechanism for controlling the rate of execution of the processor instructions in the pipeline in order to compensate for the speed at which the first or second circuit was performing the predetermined function.

摘要翻译： 具有用于功率降低的多个等效功能单元的处理器，其包括用于控制功能单元的选择的机构。 具体地，处理器包括以第一速度执行预定功能的第一电路，以第二速度执行相同的预定功能的第二电路，以及用于选择第一或第二电路以执行功能的控制系统。 控制系统还包括用于控制流水线中的处理器指令的执行速率以便补偿第一或第二回路执行预定功能的速度的机构。

公开(公告)号：US06604174B1

公开(公告)日：2003-08-05

申请号：US09709872

申请日：2000-11-10

申请人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Stephen W. Mahin ,  Wilbur D. Pricer ,  Dana J. Thygesen ,  Sebastian T. Ventrone

发明人： Alvar A. Dean ,  Kenneth J. Goodnow ,  Stephen W. Mahin ,  Wilbur D. Pricer ,  Dana J. Thygesen ,  Sebastian T. Ventrone

IPC分类号： G06F1200

CPC分类号： G06F12/0853 ,  G06F12/0844 ,  G06F12/0846

摘要： The present invention provides a performance based system and method for dynamic allocation of a unified multiport cache. A multiport cache system is disclosed that allows multiple single-cycle look ups through a multiport tag and multiple single-cycle cache accesses from a multiport cache. Therefore, multiple processes, which could be processors, tasks, or threads can access the cache during any cycle. Moreover, the ways of the cache can be allocated to the different processes and then dynamically reallocated based on performance. Most preferably, a relational cache miss percentage is used to reallocate the ways, but other metrics may also be used.

摘要翻译： 本发明提供了一种用于动态分配统一多端口高速缓存的基于性能的系统和方法。 公开了一种多端口缓存系统，其允许通过多端口标签的多个单周期查找和来自多端口高速缓存的多个单周期高速缓存访​​问。 因此，可能是处理器，任务或线程的多个进程可以在任何周期内访问高速缓存。 此外，缓存的方式可以分配给不同的进程，然后基于性能动态重新分配。 最优选地，使用关系高速缓存未命中百分比来重新分配方式，但也可以使用其他度量。

公开(公告)号：US06825711B2

公开(公告)日：2004-11-30

申请号：US10249684

申请日：2003-04-30

申请人： John M. Cohn ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Douglas W. Stout ,  Sebastian T. Ventrone

发明人： John M. Cohn ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Douglas W. Stout ,  Sebastian T. Ventrone

IPC分类号： G05F110

CPC分类号： G06F1/3296 ,  G06F1/3203 ,  Y02D10/172

摘要： An integrated circuit, method and system providing finer granularity dynamic voltage control without performance loss. The invention provides a means for dynamically changing a voltage level of at least one stage on a critical path for a particular cycle. In this way, optimum voltages can be provided to the stages for the given expectation.

摘要翻译： 一种集成电路，方法和系统，提供更精细的粒度动态电压控制，无需性能损失。 本发明提供了用于在特定周期中动态地改变关键路径上的至少一个级的电压电平的装置。 以这种方式，可以为给定期望的阶段提供最佳电压。

公开(公告)号：US6134704A

公开(公告)日：2000-10-17

申请号：US54459

申请日：1998-04-03

申请人： John S. Adams ,  Grant L. Clarke, Jr. ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Sebastian T. Ventrone

发明人： John S. Adams ,  Grant L. Clarke, Jr. ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Sebastian T. Ventrone

IPC分类号： G06F17/50

CPC分类号： G06F17/5045

摘要： An apparatus comprising a base macro, with fixed timing, surrounded by, and connected to, at least one selectable feature macro. The features of the apparatus may be selectively provided by connecting one or more of the selectable feature macros to the base macro.

摘要翻译： 一种包括具有固定定时的基本宏的设备，由至少一个可选特征宏包围并连接到其上。 可以通过将一个或多个可选特征宏连接到基本宏来选择性地提供装置的特征。

公开(公告)号：US06802033B1

公开(公告)日：2004-10-05

申请号：US09286855

申请日：1999-04-06

申请人： Claude L. Bertin ,  Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Patrick E. Perry ,  Wilbur D. Pricer ,  William R. Tonti

发明人： Claude L. Bertin ,  Alvar A. Dean ,  Kenneth J. Goodnow ,  Scott W. Gould ,  Patrick E. Perry ,  Wilbur D. Pricer ,  William R. Tonti

IPC分类号： G06F1100

CPC分类号： G06F11/10 ,  H04L1/0053

摘要： A way of dynamically modifying error recovery on a communications controller to operate at the lowest power mode allowed by current error rate conditions. When operating conditions are good and a small number of errors are detected, a low power error detection/correction mode is entered saving battery life. The low power error correction mechanism runs at a slower frequency and lower power than the high power mechanism and maintains the same data rate for the controller, thus saving power. Selecting the controller error (power) mode may be externally, such as by a person using a control dial on a cellular telephone when the voice data gets too noisy. Alternatively, the selection can be automatic, a critical error level detector internally making the selection.

摘要翻译： 一种在通信控制器上动态修改错误恢复的方式，以在当前错误率条件允许的最低功耗模式下工作。 当操作条件良好并且检测到少量错误时，输入低功率错误检测/校正模式，从而节省电池寿命。 低功率误差校正机构运行频率较低，功率低于大功率机构，并为控制器保持相同的数据速率，从而节省功耗。 选择控制器错误（电源）模式可以是外部的，例如当语音数据太嘈杂时，人们在蜂窝电话上使用控制拨盘。 或者，选择可以是自动的，在内部进行选择的关键误差电平检测器。

公开(公告)号：US08122273B2

公开(公告)日：2012-02-21

申请号：US11870575

申请日：2007-10-11

申请人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith Williams ,  Charles S. Woodruff

发明人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith Williams ,  Charles S. Woodruff

IPC分类号： G06F1/26 ,  G06F1/32

CPC分类号： G06F1/26

摘要： A method and structure to optimize computational efficiency in a low-power environment. A design structure is embodied in a machine readable medium used in a design process. The design structure includes a component to determine an optimal point for maximizing computational efficiency in a low-power environment, and a component to selectively control operation of at least one processing unit of a plurality of processing units in accordance with the determined optimal point. The design structure further includes at least one of a component for controlling a frequency of a clock signal transmitted to the at least one processing unit in accordance with the determined optimal point, and a component for determining a present power available.

摘要翻译： 一种在低功耗环境下优化计算效率的方法和结构。 设计结构体现在在设计过程中使用的机器可读介质中。 该设计结构包括确定用于在低功率环境中最大化计算效率的最佳点的组件，以及根据所确定的最佳点选择性地控制多个处理单元的至少一个处理单元的操作的组件。 该设计结构还包括用于根据确定的最佳点来控制发送到至少一个处理单元的时钟信号的频率的组件和用于确定当前可用功率的组件中的至少一个。

公开(公告)号：US07903493B2

公开(公告)日：2011-03-08

申请号：US12109379

申请日：2008-04-25

申请人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Nitin Sharma ,  Sebastian T. Ventrone ,  Charles S. Woodruff

发明人： Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Nitin Sharma ,  Sebastian T. Ventrone ,  Charles S. Woodruff

IPC分类号： G11C5/14

CPC分类号： G11C5/143

摘要： A design structure is embodied in a machine readable medium for designing, manufacturing, or testing a design. The design structure includes a threshold register having a counter, a count register, and a non-volatile storage for storing a state when a value of the count register equals or exceeds a value of the threshold register. Also provided is a method of predicting and/or estimating a power cycle duration in order to save a state in non-volatile memory and a circuit. The method includes setting a threshold value; determining that the threshold value has been equaled or exceeded; and saving the state in the non-volatile memory at a first checkpoint based on the threshold value being equaled or exceeded.

摘要翻译： 设计结构体现在用于设计，制造或测试设计的机器可读介质中。 该设计结构包括具有计数器，计数寄存器和非易失性存储器的阈值寄存器，用于当计数寄存器的值等于或超过阈值寄存器的值时存储状态。 还提供了一种预测和/或估计功率周期持续时间以便将状态保存在非易失性存储器和电路中的方法。 该方法包括设置阈值; 确定阈值已经相等或超过; 并且基于所述阈值相等或超过，在第一检查点处将所述状态保存在所述非易失性存储器中。