公开(公告)号：US09600359B2

公开(公告)日：2017-03-21

申请号：US14396327

申请日：2012-05-31

申请人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Alan Lynn Davis ,  Rajeev Balasubramonian

发明人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Alan Lynn Davis ,  Rajeev Balasubramonian

IPC分类号： G11C29/00 ,  G06F11/10 ,  G11C29/04

CPC分类号： G06F11/1064 ,  G06F11/1012 ,  G06F11/1044 ,  G06F11/108 ,  G11C2029/0411

摘要： An example system in accordance with an aspect of the present disclosure is to use local error detection (LED) and global error correction (GEC) information to check data fidelity and correct an error. The LED is to be calculated per cache line segment of data associated with a rank of a memory. Data fidelity may be checked in response to a memory read operation, based on the LED information, to identify a presence of an error and the location of the error among cache line segments of the rank. The cache line segment having the error may be corrected based on the GEC information, in response to identifying the error.

公开(公告)号：US09411757B2

公开(公告)日：2016-08-09

申请号：US14005196

申请日：2011-03-14

申请人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Rajeev Balasubramonian ,  Alan Lynn Davis

发明人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Rajeev Balasubramonian ,  Alan Lynn Davis

IPC分类号： G06F13/16 ,  G06F13/362 ,  G06F13/38

CPC分类号： G06F13/3625 ,  G06F13/1605 ,  G06F13/1689

摘要： The present disclosure provides a method for processing memory access operations. The method includes determining a fixed response time based at least in part, on a total memory latency of a memory module. The method also includes identifying an available time slot for receiving return data from the memory module over a data bus, wherein the time difference between a current clock cycle and the available time slot is greater than or equal to the fixed response time. The method also includes creating a first slot reservation by reserving the available time slot. The method also includes issuing as read request to the memory module over the data bus, wherein the read request is issued at a clock cycle determined by subtracting the fixed response time from a time of the first slot reservation.

摘要翻译： 本公开提供了一种用于处理存储器存取操作的方法。 该方法包括至少部分地基于存储器模块的总存储器延迟来确定固定响应时间。 该方法还包括通过数据总线识别从存储器模块接收返回数据的可用时隙，其中当前时钟周期与可用时隙之间的时间差大于或等于固定响应时间。 该方法还包括通过预留可用时隙来创建第一时隙预留。 该方法还包括通过数据总线向存储器模块发出读取请求，其中读取请求以从第一时隙预留时间减去固定响应时间确定的时钟周期发出。

公开(公告)号：US20140040518A1

公开(公告)日：2014-02-06

申请号：US14005196

申请日：2011-03-14

申请人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Rajeev Balasubramonian ,  Alan Lynn Davis

发明人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Rajeev Balasubramonian ,  Alan Lynn Davis

IPC分类号： G06F13/362

CPC分类号： G06F13/3625 ,  G06F13/1605 ,  G06F13/1689

摘要： The present disclosure provides a method for processing memory access operations. The method includes determining a fixed response time based at least in part, on a total memory latency of a memory module. The method also includes identifying an available time slot for receiving return data from the memory module over a data bus, wherein the time difference between a current clock cycle and the available time slot is greater than or equal to the fixed response time. The method also includes creating a first slot reservation by reserving the available time slot. The method also includes issuing as read request to the memory module over the data bus, wherein the read request is issued at a clock cycle determined by subtracting the fixed response time from a time of the first slot reservation.

摘要翻译： 本公开提供了一种用于处理存储器存取操作的方法。 该方法包括至少部分地基于存储器模块的总存储器延迟来确定固定响应时间。 该方法还包括通过数据总线识别从存储器模块接收返回数据的可用时隙，其中当前时钟周期与可用时隙之间的时间差大于或等于固定响应时间。 该方法还包括通过预留可用时隙来创建第一时隙预留。 该方法还包括通过数据总线向存储器模块发出读取请求，其中读取请求以从第一时隙预留时间减去固定响应时间确定的时钟周期发出。

公开(公告)号：US09361955B2

公开(公告)日：2016-06-07

申请号：US13387714

申请日：2011-01-27

申请人： Naveen Muralimanohar ,  Aniruddha Nagendran Udipi ,  Niladrish Chatterjee ,  Rajeev Balasubramonian ,  Alan Lynn Davis ,  Norman Paul Jouppi

发明人： Naveen Muralimanohar ,  Aniruddha Nagendran Udipi ,  Niladrish Chatterjee ,  Rajeev Balasubramonian ,  Alan Lynn Davis ,  Norman Paul Jouppi

IPC分类号： G06F11/10 ,  G11C7/10 ,  G11C5/04 ,  G11C8/12 ,  G11C11/408 ,  G06F12/08

CPC分类号： G06F3/0625 ,  G06F3/0634 ,  G06F3/0658 ,  G06F3/0673 ,  G06F11/1088 ,  G06F12/0802 ,  G06F12/0893 ,  G06F2212/1028 ,  G06F2212/3042 ,  G06F2212/305 ,  G11C5/04 ,  G11C7/10 ,  G11C8/12 ,  G11C11/4082 ,  Y02D10/13

摘要： An example apparatus includes a row address register to store a row address corresponding to a row in a memory array. The example apparatus also includes a row decoder coupled to the row address register to assert a signal on a wordline of the row after the memory receives a column address. In addition, the example apparatus includes a column decoder to selectively activate a portion of the row based on the column address and the signal asserted on the wordline.

摘要翻译： 示例性装置包括用于存储对应于存储器阵列中的行的行地址的行地址寄存器。 示例性装置还包括耦合到行地址寄存器的行解码器，以在存储器接收到列地址之后对该行的字线进行断言。 此外，示例性装置包括列解码器，用于基于列地址和在字线上断言的信号选择性地激活行的一部分。

公开(公告)号：US20150082122A1

公开(公告)日：2015-03-19

申请号：US14396327

申请日：2012-05-31

申请人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Alan Lynn Davis ,  Rajeev Balasubramonian

发明人： Aniruddha Nagendran Udipi ,  Naveen Muralimanohar ,  Norman Paul Jouppi ,  Alan Lynn Davis ,  Rajeev Balasubramonian

IPC分类号： G06F11/10

CPC分类号： G06F11/1064 ,  G06F11/1012 ,  G06F11/1044 ,  G06F11/108 ,  G11C2029/0411

摘要： A system may use local error detection (LED) and global error correction (GEC) information to check data fidelity and correct an error. The LED may be calculated per cache line segment of data associated with a rank of a memory. Data fidelity may be checked in response to a memory read operation, based on the LED information, to identify a presence of an error and the location of the error among cache line segments of the rank. The cache line segment having the error may be corrected based on the GEC, in response to identifying the error.

摘要翻译： 系统可以使用本地错误检测（LED）和全局纠错（GEC）信息来检查数据保真度并纠正错误。 可以根据与存储器的等级相关联的数据的每个高速缓存行段来计算LED。 可以基于LED信息响应于存储器读取操作来检查数据保真度，以识别错误的存在以及该级别的高速缓存行段之间的错误位置。 响应于识别错误，可以基于GEC来校正具有错误的高速缓存行段。

公开(公告)号：US20120324156A1

公开(公告)日：2012-12-20

申请号：US13162946

申请日：2011-06-17

申请人： Naveen Muralimanohar ,  Aniruddha Nagendran Udipi ,  Norman Paul Jouppi

发明人： Naveen Muralimanohar ,  Aniruddha Nagendran Udipi ,  Norman Paul Jouppi

IPC分类号： G06F12/02 ,  G06F12/16

CPC分类号： G06F12/0246 ,  G06F3/0689 ,  G06F11/10 ,  G06F11/1008 ,  G06F11/1044 ,  G06F11/1076 ,  G06F11/108 ,  Y02D10/13

摘要： An exemplary embodiment of the present invention may build data blocks in non-volatile memory. The corresponding parity blocks may be built in a fast, high endurance memory.

摘要翻译： 本发明的示例性实施例可以在非易失性存储器中构建数据块。 相应的奇偶校验块可以内置在快速，高耐久性存储器中。