公开(公告)号：US08102054B2

公开(公告)日：2012-01-24

申请号：US12860946

申请日：2010-08-23

申请人： Bei Chao Zhang ,  Chim Seng Seet ,  Juan Boon Tan ,  Fan Zhang ,  Yong Chiang Ee ,  Bo Tao ,  Tong Qing Chen ,  Liang Choo Hsia

发明人： Bei Chao Zhang ,  Chim Seng Seet ,  Juan Boon Tan ,  Fan Zhang ,  Yong Chiang Ee ,  Bo Tao ,  Tong Qing Chen ,  Liang Choo Hsia

IPC分类号： H01L23/48 ,  H01L23/50 ,  H01L29/40

CPC分类号： H01L23/5329 ,  H01L21/76804 ,  H01L21/76805 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76883 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming a semiconductor device is presented. The method includes providing a substrate prepared with a dielectric layer formed thereon. The dielectric layer having a conductive line disposed in an upper portion of the dielectric layer. The substrate is processed to produce a top surface of the dielectric layer that is not coplanar with a top surface of the conductive line to form a stepped topography.

摘要翻译： 提出了一种形成半导体器件的方法。 该方法包括提供用其上形成的电介质层制备的衬底。 电介质层具有布置在电介质层上部的导线。 处理衬底以产生与导电线的顶表面不共面的电介质层的顶表面，以形成阶梯形状。

公开(公告)号：US07803704B2

公开(公告)日：2010-09-28

申请号：US12196291

申请日：2008-08-22

申请人： Bei Chao Zhang ,  Chim Seng Seet ,  Juan Boon Tan ,  Fan Zhang ,  Yong Chiang Ee ,  Bo Tao ,  Tong Qing Chen ,  Liang Choo Hsia

发明人： Bei Chao Zhang ,  Chim Seng Seet ,  Juan Boon Tan ,  Fan Zhang ,  Yong Chiang Ee ,  Bo Tao ,  Tong Qing Chen ,  Liang Choo Hsia

IPC分类号： H01L21/4763

CPC分类号： H01L23/5329 ,  H01L21/76804 ,  H01L21/76805 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76883 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming a semiconductor device is presented. The method includes providing a substrate prepared with a dielectric layer formed thereon. The dielectric layer having a conductive line disposed in an upper portion of the dielectric layer. The substrate is processed to produce a top surface of the dielectric layer that is not coplanar with a top surface of the conductive line to form a stepped topography.

摘要翻译： 提出了一种形成半导体器件的方法。 该方法包括提供用其上形成的电介质层制备的衬底。 电介质层具有布置在电介质层上部的导线。 处理衬底以产生与导电线的顶表面不共面的电介质层的顶表面，以形成阶梯形状。

公开(公告)号：US07276440B2

公开(公告)日：2007-10-02

申请号：US10734423

申请日：2003-12-12

申请人： Fan Zhang ,  Bei Chao Zhang ,  Wuping Liu ,  Kho Liep Chok ,  Liang Choo Hsia ,  Tae Jong Lee ,  Juan Boon Tan ,  Xian Bin Wang

发明人： Fan Zhang ,  Bei Chao Zhang ,  Wuping Liu ,  Kho Liep Chok ,  Liang Choo Hsia ,  Tae Jong Lee ,  Juan Boon Tan ,  Xian Bin Wang

IPC分类号： H01L23/04

CPC分类号： H01L23/562 ,  H01L23/3178 ,  H01L2924/0002 ,  H01L2924/09701 ,  H01L2924/00

摘要： In accordance with the objectives of the invention a new design and method for the implementation thereof is provided in the form of an “oxide ring”. A conventional die is provided with a guard ring or sealing ring, which surrounds and isolates the active surface area of an individual semiconductor die. The “oxide ring” of the invention surrounds the guard ring or sealing ring and forms in this manner a mechanical stress release buffer between the sawing paths of the die and the active surface area of the singulated individual semiconductor die.

摘要翻译： 根据本发明的目的，以“氧化物环”的形式提供了一种用于实施本发明的新设计和方法。 传统的模具设置有保护环或密封环，其围绕并隔离单个半导体管芯的有源表面积。 本发明的“氧化物环”围绕保护环或密封环，并以这种方式形成在管芯的锯切路径和单个化的半导体管芯的有源表面区域之间的机械应力释放缓冲器。

公开(公告)号：US20090315115A1

公开(公告)日：2009-12-24

申请号：US12214854

申请日：2008-06-23

申请人： Beichao Zhang ,  Johnny Widodo ,  Juan Boon Tan ,  Yong Kong Siew ,  Fan Zhang ,  Haifeng Sheng ,  Wenhe Lin ,  Young Way Teh ,  Jinping Liu ,  Vincent Ho ,  Liang Choo Hsia

发明人： Beichao Zhang ,  Johnny Widodo ,  Juan Boon Tan ,  Yong Kong Siew ,  Fan Zhang ,  Haifeng Sheng ,  Wenhe Lin ,  Young Way Teh ,  Jinping Liu ,  Vincent Ho ,  Liang Choo Hsia

IPC分类号： H01L21/8234 ,  H01L27/088

CPC分类号： H01L21/823481 ,  H01L21/76224 ,  H01L29/7846

摘要： A method (and semiconductor device) of fabricating a semiconductor device provides a shallow trench isolation (STI) structure or region by implanting ions in the STI region. After implantation, the region (of substrate material and ions of a different element) is thermally annealed producing a dielectric material operable for isolating two adjacent field-effect transistors (FET). This eliminates the conventional steps of removing substrate material to form the trench and refilling the trench with dielectric material. Implantation of nitrogen ions into an STI region adjacent a p-type FET applies a compressive stress to the transistor channel region to enhance transistor performance. Implantation of oxygen ions into an STI region adjacent an n-type FET applies a tensile stress to the transistor channel region to enhance transistor performance.

摘要翻译： 制造半导体器件的方法（和半导体器件）通过在STI区域中注入离子来提供浅沟槽隔离（STI）结构或区域。 在植入之后，区域（衬底材料和不同元素的离子）进行热退火，产生用于隔离两个相邻的场效应晶体管（FET）的电介质材料。 这消除了去除衬底材料以形成沟槽并用电介质材料重新填充沟槽的常规步骤。 将氮离子注入到邻近p型FET的STI区域中，对晶体管沟道区域施加压缩应力以增强晶体管性能。 将氧离子注入到与n型FET相邻的STI区域中，对晶体管沟道区域施加拉伸应力以增强晶体管性能。

公开(公告)号：US09147654B2

公开(公告)日：2015-09-29

申请号：US12168816

申请日：2008-07-07

申请人： Haifeng Sheng ,  Fan Zhang ,  Juan Boon Tan ,  Bei Chao Zhang ,  Dong Kyun Sohn

发明人： Haifeng Sheng ,  Fan Zhang ,  Juan Boon Tan ,  Bei Chao Zhang ,  Dong Kyun Sohn

IPC分类号： H01L23/48 ,  H01L21/4763 ,  H01L23/522

CPC分类号： H01L23/5223 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit system that includes: providing a substrate including front-end-of-line circuitry; forming a first conductive level including a first conductive trace over the substrate; forming a second conductive level spaced apart from the first conductive level and including a second conductive trace; and connecting the first conductive level to a third conductive level with a viabar that passes through the second conductive level without contacting the second conductive trace.

摘要翻译： 一种集成电路系统，包括：提供包括前端电路的基板; 形成包括在所述衬底上的第一导电迹线的第一导电电平; 形成与所述第一导电电平间隔开并包括第二导电迹线的第二导电电平; 以及将第一导电电平与通过第二导电电平而不接触第二导电迹线的viabar连接到第三导电电平。

公开(公告)号：US08519445B2

公开(公告)日：2013-08-27

申请号：US13182455

申请日：2011-07-14

申请人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

发明人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

IPC分类号： H01L27/10 ,  H01L21/8238

CPC分类号： H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7845

摘要： The present invention provides a method of inducing stress in a semiconductor device substrate by applying an ion implantation to a gate region before a source/drain annealing process. The source/drain region may then be annealed along with the gate which will cause the gate to expand in certain areas due to said ion implantation. As a result, stress caused by said expansion of the gate is transferred to the channel region in the semiconductor substrate.

摘要翻译： 本发明提供了一种通过在源/漏退火处理之前将栅极区域施加离子注入来在半导体器件衬底中引起应力的方法。 然后可以将栅极/漏极区域与栅极退火，由于所述离子注入将导致栅极在某些区域中膨胀。 结果，由栅极的所述膨胀引起的应力被转移到半导体衬底中的沟道区域。

公开(公告)号：US20100314763A1

公开(公告)日：2010-12-16

申请号：US12796610

申请日：2010-06-08

申请人： Dong Kyun Sohn ,  Wuping Liu ,  Fan Zhang ,  Juan Boon Tan ,  Jing Hui Li ,  Bei Chao Zhang ,  Luying Du ,  Wei Liu ,  Yeow Kheng Lim

发明人： Dong Kyun Sohn ,  Wuping Liu ,  Fan Zhang ,  Juan Boon Tan ,  Jing Hui Li ,  Bei Chao Zhang ,  Luying Du ,  Wei Liu ,  Yeow Kheng Lim

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H01L23/5329 ,  H01L21/3105 ,  H01L21/31155 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76859 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A method of manufacture of an integrated circuit system includes: fabricating a substrate having an integrated circuit; applying a low-K dielectric layer over the integrated circuit; forming a via and a trench, in the low-K dielectric layer, over the integrated circuit; forming a structure surface by a chemical-mechanical planarization (CMP) process; and applying a direct implant to the structure surface for forming an implant layer and a metal passivation layer including repairing damage, to the low-K dielectric layer, caused by the CMP process.

摘要翻译： 集成电路系统的制造方法包括：制造具有集成电路的基板; 在集成电路上施加低K电介质层; 在低K电介质层中形成通孔和沟槽，在集成电路上; 通过化学机械平面化（CMP）工艺形成结构表面; 以及对由CMP工艺引起的用于形成植入层和金属钝化层的直接植入物施加到包括修复损伤的低K电介质层。

公开(公告)号：US09490165B2

公开(公告)日：2016-11-08

申请号：US12982862

申请日：2010-12-30

申请人： Luying Du ,  Fan Zhang ,  Jun Chen ,  Bei Chao Zhang ,  Juan Boon Tan

发明人： Luying Du ,  Fan Zhang ,  Jun Chen ,  Bei Chao Zhang ,  Juan Boon Tan

IPC分类号： H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC分类号： H01L21/76835 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L23/5222 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： Embodiments relate to a method for forming reliable interconnects by preparing a substrate with a dielectric layer, processing the dielectric layer to serve as an IMD layer, wherein the IMD layer comprises a hybrid IMD layer comprising a plurality of dielectric materials with different k values.

摘要翻译： 实施例涉及通过制备具有电介质层的衬底来形成可靠互连的方法，处理介电层以用作IMD层，其中IMD层包括具有不同k值的多个介电材料的混合IMD层。

公开(公告)号：US08358007B2

公开(公告)日：2013-01-22

申请号：US12796610

申请日：2010-06-08

申请人： Dong Kyun Sohn ,  Wuping Liu ,  Fan Zhang ,  Juan Boon Tan ,  Jing Hui Li ,  Bei Chao Zhang ,  Luying Du ,  Wei Liu ,  Yeow Kheng Lim

发明人： Dong Kyun Sohn ,  Wuping Liu ,  Fan Zhang ,  Juan Boon Tan ,  Jing Hui Li ,  Bei Chao Zhang ,  Luying Du ,  Wei Liu ,  Yeow Kheng Lim

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H01L23/5329 ,  H01L21/3105 ,  H01L21/31155 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/76859 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A method of manufacture of an integrated circuit system includes: fabricating a substrate having an integrated circuit; applying a low-K dielectric layer over the integrated circuit; forming a via and a trench, in the low-K dielectric layer, over the integrated circuit; forming a structure surface by a chemical-mechanical planarization (CMP) process; and applying a direct implant to the structure surface for forming an implant layer and a metal passivation layer including repairing damage, to the low-K dielectric layer, caused by the CMP process.

摘要翻译： 集成电路系统的制造方法包括：制造具有集成电路的基板; 在集成电路上施加低K电介质层; 在低K电介质层中形成通孔和沟槽，在集成电路上; 通过化学机械平面化（CMP）工艺形成结构表面; 以及对由CMP工艺引起的用于形成植入层和金属钝化层的直接植入物施加到包括修复损伤的低K电介质层。

公开(公告)号：US07993997B2

公开(公告)日：2011-08-09

申请号：US11865563

申请日：2007-10-01

申请人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

发明人： Vincent Ho ,  Wenhe Lin ,  Young Way Teh ,  Yong Kong Siew ,  Bei Chao Zhang ,  Fan Zhang ,  Haifeng Sheng ,  Juan Boon Tan

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7845

摘要： The present invention provides a method of inducing stress in a semiconductor device substrate by applying an ion implantation to a gate region before a source/drain annealing process. The source/drain region may then be annealed along with the gate which will cause the gate to expand in certain areas due to said ion implantation. As a result, stress caused by said expansion of the gate is transferred to the channel region in the semiconductor substrate.

摘要翻译： 本发明提供了一种通过在源/漏退火处理之前将栅极区域施加离子注入来在半导体器件衬底中引起应力的方法。 然后可以将栅极/漏极区域与栅极退火，由于所述离子注入将导致栅极在某些区域中膨胀。 结果，由栅极的所述膨胀引起的应力被转移到半导体衬底中的沟道区域。