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    TRANSLATION LOOKASIDE BUFFER FOR MULTIPLE CONTEXT COMPUTE ENGINE
    2.
    发明申请
    TRANSLATION LOOKASIDE BUFFER FOR MULTIPLE CONTEXT COMPUTE ENGINE 有权
    多语言计算机引擎的翻译LOOKASIDE缓冲区

    公开(公告)号：US20130262816A1

    公开(公告)日：2013-10-03

    申请号：US13993800

    申请日：2011-12-30

    申请人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan

    发明人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan

    IPC分类号： G06F12/10

    CPC分类号： G06F12/1027 ,  G06F12/0806 ,  G06F12/0842 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2212/1016 ,  G06F2212/65 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/684

    摘要： Some implementations disclosed herein provide techniques and arrangements for an specialized logic engine that includes translation lookaside buffer to support multiple threads executing on multiple cores. The translation lookaside buffer enables the specialized logic engine to directly access a virtual address of a thread executing on one of the plurality of processing cores. For example, an acceleration compute engine may receive one or more instructions from a thread executed by a processing core. The acceleration compute engine may retrieve, based on an address space identifier associated with the one or more instructions, a physical address associated with the one or more instructions from the translation lookaside buffer to execute the one or more instructions using the physical address.

    摘要翻译： 本文公开的一些实施例提供了专用逻辑引擎的技术和布置，其包括翻译后备缓冲器以支持在多个核上执行的多个线程。 翻译后备缓冲器使得专用逻辑引擎能够直接访问在多个处理核之一上执行的线程的虚拟地址。 例如，加速计算引擎可以从由处理核心执行的线程接收一个或多个指令。 所述加速度计算引擎可以基于与所述一个或多个指令相关联的地址空间标识符，从所述翻译后备缓冲器中检索与所述一个或多个指令相关联的物理地址，以使用所述物理地址来执行所述一个或多个指令。

    Translation lookaside buffer for multiple context compute engine
    3.
    发明授权
    Translation lookaside buffer for multiple context compute engine 有权
    用于多个上下文计算引擎的翻译后备缓冲区

    公开(公告)号：US09152572B2

    公开(公告)日：2015-10-06

    申请号：US13993800

    申请日：2011-12-30

    申请人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan

    发明人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan

    IPC分类号： G06F12/00 ,  G06F12/10 ,  G06F12/08

    CPC分类号： G06F12/1027 ,  G06F12/0806 ,  G06F12/0842 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2212/1016 ,  G06F2212/65 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/684

    摘要： Some implementations disclosed herein provide techniques and arrangements for an specialized logic engine that includes translation lookaside buffer to support multiple threads executing on multiple cores. The translation lookaside buffer enables the specialized logic engine to directly access a virtual address of a thread executing on one of the plurality of processing cores. For example, an acceleration compute engine may receive one or more instructions from a thread executed by a processing core. The acceleration compute engine may retrieve, based on an address space identifier associated with the one or more instructions, a physical address associated with the one or more instructions from the translation lookaside buffer to execute the one or more instructions using the physical address.

    摘要翻译： 本文公开的一些实施例提供了专用逻辑引擎的技术和布置，其包括翻译后备缓冲器以支持在多个核上执行的多个线程。 翻译后备缓冲器使得专用逻辑引擎能够直接访问在多个处理核之一上执行的线程的虚拟地址。 例如，加速计算引擎可以从由处理核心执行的线程接收一个或多个指令。 所述加速度计算引擎可以基于与所述一个或多个指令相关联的地址空间标识符，从所述翻译后备缓冲器中检索与所述一个或多个指令相关联的物理地址，以使用所述物理地址来执行所述一个或多个指令。

    GATHER METHOD AND APPARATUS FOR MEDIA PROCESSING ACCELERATORS
    5.
    发明申请
    GATHER METHOD AND APPARATUS FOR MEDIA PROCESSING ACCELERATORS 审中-公开
    用于媒体处理加速器的加速方法和装置

    公开(公告)号：US20130027416A1

    公开(公告)日：2013-01-31

    申请号：US13189663

    申请日：2011-07-25

    申请人： Karthikeyan Vaithianathan ,  Bhargava G. Reddy

    发明人： Karthikeyan Vaithianathan ,  Bhargava G. Reddy

    IPC分类号： G09G5/36

    CPC分类号： G09G5/39 ,  G06T1/60 ,  G09G5/363 ,  G09G2360/121 ,  G09G2360/122

    摘要： Apparatus, systems and methods are described including dividing cache lines into at least most significant portions and next most significant portions, storing cache line contents in a register array so that the most significant portion of each cache line is stored in a first row of the register array and the next most significant portion of each cache line is stored in a second row of the register array. Contents of a first register portion of the first row may be provided to a barrel shifter where the contents may be aligned and then stored in a buffer.

    摘要翻译： 描述了装置，系统和方法，包括将高速缓存线划分成至少最高有效部分和下一个最高有效部分，将高速缓存行内容存储在寄存器阵列中，使得每个高速缓存行的最高有效部分被存储在寄存器的第一行中 阵列，并且每个高速缓存行的下一个最重要的部分被存储在寄存器阵列的第二行中。 可以将第一行的第一寄存器部分的内容提供给桶形移位器，其中内容可以对准，然后存储在缓冲器中。

    NEAR OPTIMAL CONFIGURABLE ADDER TREE FOR ARBITRARY SHAPED 2D BLOCK SUM OF ABSOLUTE DIFFERENCES (SAD) CALCULATION ENGINE
    6.
    发明申请
    NEAR OPTIMAL CONFIGURABLE ADDER TREE FOR ARBITRARY SHAPED 2D BLOCK SUM OF ABSOLUTE DIFFERENCES (SAD) CALCULATION ENGINE 有权
    邻近的最佳配置ADDER TREE用于绝对形状二维块的绝对差异（SAD）计算引擎

    公开(公告)号：US20110093518A1

    公开(公告)日：2011-04-21

    申请号：US12581482

    申请日：2009-10-19

    申请人： Karthikeyan Vaithianathan ,  Arvind Sudarsanam

    发明人： Karthikeyan Vaithianathan ,  Arvind Sudarsanam

    IPC分类号： G06F7/50

    CPC分类号： G06F7/544 ,  G06F7/505 ,  G06F7/508 ,  G06F17/10 ,  G06F2207/5442

    摘要： Embodiments of a near optimal configurable adder tree for arbitrary shaped 2D block sum of absolute differences (SAD) calculation engine are generally described herein. Other embodiments may be described and claimed. In some embodiments, a configurable two-dimensional adder tree architecture for computing a sum of absolute differences (SAD) for various block sizes up to 16 by 16 comprises a first stage of one-dimensional adder trees and a second stage of one-dimensional adder trees, wherein each one-dimensional adder tree comprises an input routing network, a plurality of adder units, and an output routing network.

    摘要翻译： 这里通常描述用于任意形状的2D块绝对差（SAD）计算引擎的近似最佳可配置加法器树的实施例。 可以描述和要求保护其他实施例。 在一些实施例中，用于计算高达16×16的各种块大小的绝对差（SAD）之和的可配置二维加法器树结构包括一维加法器树的第一级和一维加法器的第二级 树，其中每个一维加法器树包括输入路由网络，多个加法器单元和输出路由网络。