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    Interface level programmability
    1.
    发明授权
    Interface level programmability 失效
    接口级可编程性

    公开(公告)号：US5557219A

    公开(公告)日：1996-09-17

    申请号：US456436

    申请日：1995-06-01

    申请人： Roger D. Norwood ,  Brian L. Brown

    发明人： Roger D. Norwood ,  Brian L. Brown

    IPC分类号： H03K19/0185 ,  H03K19/173

    CPC分类号： H03K19/018585

    摘要： A system of interface circuits (15, 20-1 through 20-N) includes a mode sensing circuit (15) and one or more output circuits (20-1 through 20-N). The mode sensing circuit is arranged for producing control signals (on leads 22, 24) in response to an input signal (on lead 21). The output circuit (34-1) is arranged for producing an output data signal (DQ-1) dependent upon an input data signal (DATA) when the input signal (on lead 21) is in a first state and dependent upon the input data signal and the configuration of the connected output circuit (34-1) when the input signal is in a second state.

    摘要翻译： 接口电路（15,20-1至20-N）的系统包括模式感测电路（15）和一个或多个输出电路（20-1至20-N）。 模式感测电路被布置成响应于输入信号（在引线21上）产生控制信号（在引线22,24上）。 输出电路（34-1）被布置用于当输入信号（在引线21上）处于第一状态并且取决于输入数据时，根据输入数据信号（DATA）产生输出数据信号（DQ-1） 信号以及当输入信号处于第二状态时连接的输出电路（34-1）的配置。

    Clock skew circuit
    2.
    发明授权
    Clock skew circuit 失效
    时钟偏差电路

    公开(公告)号：US6049241A

    公开(公告)日：2000-04-11

    申请号：US30296

    申请日：1998-02-25

    申请人： Brian L. Brown ,  Roger D. Norwood

    发明人： Brian L. Brown ,  Roger D. Norwood

    IPC分类号： G06F1/10 ,  H03K3/86

    CPC分类号： G06F1/10

    摘要： A clock circuit including an input terminal (300) for receiving a clock signal and a first pulse generator (302) coupled to the input terminal. The first pulse generator is operable to generate a voltage pulse in response to a logic-low voltage to logic-high voltage transition of the clock signal. The circuit also includes a second pulse generator (304) coupled to the input terminal, the second pulse generator being operable to generate a voltage pulse in response to a logic-high voltage to logic-low voltage transition of the clock signal. A first clock deskewing circuit (306) is coupled between the first pulse generator and a first clock signal output terminal and a second clock deskewing circuit (308) is coupled between the second pulse generator and a second clock signal output terminal. The circuit may also include an OR logic circuit (310) coupled to the first and second clock signal output terminals, and a third pulse generator (312) coupled to the OR logic circuit, the third pulse generator having a third clock signal output terminal (314).

    摘要翻译： 一种时钟电路，包括用于接收时钟信号的输入端（300）和耦合到输入端的第一脉冲发生器（302）。 第一脉冲发生器可操作以响应于时钟信号的逻辑 - 高电压转换的逻辑低电压而产生电压脉冲。 电路还包括耦合到输入端子的第二脉冲发生器（304），第二脉冲发生器可操作以响应于时钟信号的逻辑 - 低电压转换的逻辑高电压而产生电压脉冲。 第一时钟歪斜电路（306）耦合在第一脉冲发生器和第一时钟信号输出端之间，第二时钟偏移校正电路（308）耦合在第二脉冲发生器和第二时钟信号输出端之间。 电路还可以包括耦合到第一和第二时钟信号输出端的OR逻辑电路（310）和耦合到或逻辑电路的第三脉冲发生器（312），第三脉冲发生器具有第三时钟信号输出端（ 314）。

    Memory access circuits for test time reduction
    3.
    发明授权
    Memory access circuits for test time reduction 失效
    存储器访问电路，用于测试时间的减少

    公开(公告)号：US5910923A

    公开(公告)日：1999-06-08

    申请号：US956410

    申请日：1997-10-23

    申请人： Brian L. Brown ,  David R. Brown ,  Daniel B. Penney ,  Roger D. Norwood

    发明人： Brian L. Brown ,  David R. Brown ,  Daniel B. Penney ,  Roger D. Norwood

    IPC分类号： G11C29/28 ,  G11C29/38 ,  G11C13/00

    CPC分类号： G11C29/38 ,  G11C29/28

    摘要： Testing of an integrated circuit having arrays of memory cells occurs by writing to all of the arrays at the same time. Normal writing occurs only to one array. Additional test data bus leads on the chip carry test data signals from selected arrays to comparison circuits. The outputs of the comparison circuits flow to the output circuits of the chip. This achieves writing test data to four times the number of arrays as in a normal write and reading test data from twice the number of arrays as in a normal read operation.

    摘要翻译： 具有存储器单元阵列的集成电路的测试通过同时写入所有阵列来进行。 正常写入仅发生在一个数组中。 芯片上附加的测试数据总线引线将测试数据信号从选定的阵列传送到比较电路。 比较电路的输出流到芯片的输出电路。 这样可以将数据写入数据的四倍，就像正常的读取操作一样，从正常写入和读取测试数据的数量的两倍。

    Two pass multi-state parallel test for semiconductor device
    4.
    发明授权
    Two pass multi-state parallel test for semiconductor device 有权
    半导体器件的双通多态并联测试

    公开(公告)号：US06408411B1

    公开(公告)日：2002-06-18

    申请号：US09373265

    申请日：1999-08-12

    申请人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

    发明人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

    IPC分类号： G01R3128

    CPC分类号： G11C29/40 ,  G11C11/401 ,  G11C2029/1208 ,  G11C2029/2602

    摘要： A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a two-bit register (312) and output in a sequential fashion to an open drain output driver (314). In this manner, test result data values are provided by driving an output (DQ) in a rapid sequential fashion, rather than placing the output at one of three states (such as logic high state, a logic low state, or a high impedance state).

    摘要翻译： 公开了一种具有并联测试电路的半导体存储器件（300）。 测试数据路径接收并行I / O线（I / O0-I / O7）值，并从其产生测试结果数据值（PASS和DATA_TST）。 测试结果数据值（PASS和DATA_TST）被耦合到两位寄存器（312）并以顺序方式输出到开漏输出驱动器（314）。 以这种方式，通过以快速顺序的方式驱动输出（DQ）来提供测试结果数据值，而不是将输出置于三种状态之一（例如逻辑高状态，逻辑低状态或高阻抗状态 ）。

    Redundancy test method for a semiconductor memory
    6.
    发明授权
    Redundancy test method for a semiconductor memory 有权
    半导体存储器的冗余测试方法

    公开(公告)号：US06208570B1

    公开(公告)日：2001-03-27

    申请号：US09373487

    申请日：1999-08-12

    申请人： Brian L. Brown ,  David R. Brown

    发明人： Brian L. Brown ,  David R. Brown

    IPC分类号： G11C700

    CPC分类号： G11C29/24 ,  G11C11/401

    摘要： A semiconductor memory (300) device having a redundancy test scheme is disclosed. A memory cell array (310) includes a normal section (312) and a redundant section (314, 316, and 318) of memory cells. In a normal mode of operation, the redundant section is selected if an applied address (ADD) corresponds to a defective bit in the normal section. In a redundant test mode of operation, the redundant section is selected based on a redundant test address (DFTRA, DFTCA). If the redundant test address is in the normal select logic level, a normal decode section (306 and 324) is selected. The redundant test address and a redundant test activation signal are applied to a redundant decoder (500). If the redundant test address is in a redundant select logic level and the redundant test activation signal is active, the redundant decoder is selectable based on the applied address value.

    摘要翻译： 公开了具有冗余测试方案的半导体存储器（300）装置。 存储单元阵列（310）包括存储器单元的正常部分（312）和冗余部分（314,316和318）。 在正常操作模式下，如果应用地址（ADD）对应于正常部分中的有缺陷位，则选择冗余部分。 在冗余测试操作模式下，冗余部分是根据冗余测试地址（DFTRA，DFTCA）选择的。 如果冗余测试地址处于正常选择逻辑电平，则选择正常解码部分（306和324）。 冗余测试地址和冗余测试激活信号被应用于冗余解码器（500）。 如果冗余测试地址处于冗余选择逻辑电平并且冗余测试激活信号有效，则冗余解码器可根据所应用的地址值进行选择。

    Architecture for high bandwidth wide I/O memory devices
    7.
    发明授权
    Architecture for high bandwidth wide I/O memory devices 有权
    高带宽宽I / O存储器件的架构

    公开(公告)号：US6028811A

    公开(公告)日：2000-02-22

    申请号：US219174

    申请日：1998-12-22

    申请人： Brian L. Brown

    发明人： Brian L. Brown

    IPC分类号： G11C8/12 ,  G11C8/00

    CPC分类号： G11C8/12

    摘要： A random access memory (RAM) (700) is disclosed which includes a reduced page size for decreasing power consumption, and a unique input/output (I/O) arrangement for maintaining a relatively large I/O space, without substantially increasing the number of I/O lines within the RAM. The RAM (700) includes a number banks (704) each of which is logically divided into even array sections and odd array sections (900). Data from the array sections (900) is coupled to I/O select blocks (914, 916, 918, 920) by groups of local I/O lines (902, 904, 906, 908). According to an applied address, the sense amplifiers within the even array sections are activated, indicating an "even" sense cycle, or the sense amplifiers within the odd array sections are activated, indicating an "odd" sense cycle. In an even sense cycle, the I/O select blocks (914, 916, 918, 920) couple the LIO line groups of the even array sections (900) to global I/O lines (910, 912). In an odd sense cycle, the I/O select blocks (914, 916, 918, 920) couple the LIO lines groups of the odd array sections (900) to global I/O lines (910, 912).

    摘要翻译： 公开了一种随机存取存储器（RAM）（700），其包括用于降低功耗的减小的页面大小，以及用于维持相对大的I / O空间的唯一输入/输出（I / O）装置，而基本上不增加数量 的RAM中的I / O线。 RAM（700）包括数字组（704），每个逻辑组被逻辑地划分成偶数阵列部分和奇数阵列部分（900）。 来自阵列部分（900）的数据通过本地I / O线（902,904,906,908）的组被耦合到I / O选择块（914,916,918,920）。 根据所施加的地址，均匀阵列部分内的感测放大器被激活，表示“偶数”感测周期，或奇数阵列部分内的读出放大器被激活，表示“奇数”感测周期。 在偶校验周期中，I / O选择块（914,916,918,920）将偶数阵列部分（900）的LIO线组耦合到全局I / O线（910,912）。 在奇校验周期中，I / O选择块（914,916,918,920）将奇数阵列部分（900）的LIO线组耦合到全局I / O线（910,912）。

    Current controlled multi-state parallel test for semiconductor device
    9.
    发明授权
    Current controlled multi-state parallel test for semiconductor device 有权
    半导体器件的电流控制多态并联测试

    公开(公告)号：US06381718B1

    公开(公告)日：2002-04-30

    申请号：US09372869

    申请日：1999-08-12

    申请人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

    发明人： Brian L. Brown ,  Jackson Leung ,  Ronald J. Syzdek ,  Pow Cheah Chang

    IPC分类号： H04B1700

    CPC分类号： G11C29/40 ,  G11C29/48

    摘要： A semiconductor memory device (300) having a parallel test circuit is disclosed. A test data path (308) receives parallel I/O line (I/O0-I/O7) values, and generates therefrom test result data values (PASS and DATA_TST). The test result data values (PASS and DATA_TST) are coupled to a gate control circuit (312). The gate control circuit (312) provides either a first logic value, a second logic value, or an intermediate logic value to an open drain output driver (314) depending upon the test result data values (PASS and DATA_TST). In response to the logic values received from the gate control circuit (312), the open drain output driver (314) drives a data output (DQ) to a first, second or intermediate logic level.

    摘要翻译： 公开了一种具有并联测试电路的半导体存储器件（300）。 测试数据路径（308）接收并行I / O线（I / O0-I / O7）值，并由其生成测试结果数据值（PASS和DATA_TST）。 测试结果数据值（PASS和DATA_TST）耦合到门控制电路（312）。 门控制电路（312）根据测试结果数据值（PASS和DATA_TST）向开漏输出驱动器（314）提供第一逻辑值，第二逻辑值或中间逻辑值。 响应于从栅极控制电路（312）接收到的逻辑值，开漏输出驱动器（314）将数据输出（DQ）驱动到第一，第二或中间逻辑电平。