公开(公告)号：US09507534B2

公开(公告)日：2016-11-29

申请号：US13996668

申请日：2011-12-30

申请人： Dimitrios Ziakas ,  Zhong-Ning Cai

发明人： Dimitrios Ziakas ,  Zhong-Ning Cai

IPC分类号： G06F11/00 ,  G06F3/06 ,  G06F12/08

CPC分类号： G06F3/0619 ,  G06F3/0646 ,  G06F3/0683 ,  G06F12/08 ,  G06F12/0804 ,  G06F12/0811 ,  G06F2212/1028 ,  G06F2212/205 ,  Y02D10/13

摘要： Systems and methods to implement a multi-level memory system having a volatile memory and a non-volatile memory are implemented. A home agent may control memory access to both a volatile main memory and a non-volatile second level memory. The second level memory may be inclusive of the main memory. In an embodiment, the home agent may be configured to manage the memory system in a low power state. In a low power state, the volatile memory may be shut down and the non-volatile memory utilized as the only local memory. In an embodiment, the home agent may be configured to manage error recovery for the main memory by recovering the data saved locally in the second level memory. In an embodiment, multiple cores may access the second level memory.

摘要翻译： 实现具有易失性存储器和非易失性存储器的多级存储器系统的系统和方法。 归属代理可以控制对易失性主存储器和非易失性第二级存储器的存储器访问。 第二级存储器可以包括主存储器。 在一个实施例中，归属代理可以被配置为在低功率状态下管理存储器系统。 在低功率状态下，可以关闭易失性存储器，并将非易失性存储器用作唯一的本地存储器。 在一个实施例中，归属代理可以被配置为通过恢复在本地保存在第二级存储器中的数据来管理主存储器的错误恢复。 在一个实施例中，多个核可以访问第二级存储器。

公开(公告)号：US20140082410A1

公开(公告)日：2014-03-20

申请号：US13996668

申请日：2011-12-30

申请人： Dimitrios Ziakas ,  Zhong-Ning Cai

发明人： Dimitrios Ziakas ,  Zhong-Ning Cai

IPC分类号： G06F3/06

CPC分类号： G06F3/0619 ,  G06F3/0646 ,  G06F3/0683 ,  G06F12/08 ,  G06F12/0804 ,  G06F12/0811 ,  G06F2212/1028 ,  G06F2212/205 ,  Y02D10/13

摘要： Systems and methods to implement a multi-level memory system having a volatile memory and a non-volatile memory are implemented. A home agent may control memory access to both a volatile main memory and a non-volatile second level memory. The second level memory may be inclusive of the main memory. In an embodiment, the home agent may be configured to manage the memory system in a low power state. In a low power state, the volatile memory may be shut down and the non-volatile memory utilized as the only local memory. In an embodiment, the home agent may be configured to manage error recovery for the main memory by recovering the data saved locally in the second level memory. In an embodiment, multiple cores may access the second level memory.

摘要翻译： 实现具有易失性存储器和非易失性存储器的多级存储器系统的系统和方法。 归属代理可以控制对易失性主存储器和非易失性第二级存储器的存储器访问。 第二级存储器可以包括主存储器。 在一个实施例中，归属代理可以被配置为在低功率状态下管理存储器系统。 在低功率状态下，可以关闭易失性存储器，并将非易失性存储器用作唯一的本地存储器。 在一个实施例中，归属代理可以被配置为通过恢复在本地保存在第二级存储器中的数据来管理主存储器的错误恢复。 在一个实施例中，多个核可以访问第二级存储器。

公开(公告)号：US06501999B1

公开(公告)日：2002-12-31

申请号：US09470286

申请日：1999-12-22

申请人： Zhong-Ning Cai

发明人： Zhong-Ning Cai

IPC分类号： G05B902

CPC分类号： G06F1/3293 ,  G06F1/3203 ,  Y02D10/122 ,  Y02D10/126

摘要： Computer systems having two processors of different clock frequencies and different levels of power consumption. An interface circuit can select one of the two processors to operate at a time to reduce power consumption without compromising the system performance.

摘要翻译： 具有不同时钟频率和不同功耗水平的两个处理器的计算机系统。 接口电路可以选择两个处理器中的一个来一次操作以降低功耗而不损害系统性能。

公开(公告)号：US06718475B2

公开(公告)日：2004-04-06

申请号：US10306387

申请日：2002-11-27

申请人： Zhong-Ning Cai

发明人： Zhong-Ning Cai

IPC分类号： G06F132

CPC分类号： G06F1/3293 ,  G06F1/3203 ,  Y02D10/122 ,  Y02D10/126

摘要： Computer systems having two processors of different clock frequencies and different levels of power consumption. An interface circuit can select one of the two processors to operate at a time to reduce power consumption without compromising the system performance.

摘要翻译： 具有不同时钟频率和不同功耗水平的两个处理器的计算机系统。 接口电路可以选择两个处理器中的一个来一次操作以降低功耗而不损害系统性能。

公开(公告)号：US09208110B2

公开(公告)日：2015-12-08

申请号：US13994130

申请日：2011-11-29

申请人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

发明人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

IPC分类号： G06F13/40 ,  G06F13/16

CPC分类号： G06F13/16 ,  G06F13/1663 ,  G06F13/40 ,  G06F13/4004 ,  G06F13/4022

摘要： Methods, systems, and apparatus for implementing raw memory transactions. An SoC is configured with a plurality of nodes coupled together forming a ring interconnect. Processing cores and memory cache components are operatively coupled to and co-located at respective nodes. The memory cache components include a plurality of last level caches (LLC's) operating as a distributed LLC and a plurality of home agents and caching agents employed for supporting coherent memory transactions. Route-back tables are used to encode memory transactions requests with embedded routing data that is implemented by agents that facilitate data transfers between link interface nodes and memory controllers. Accordingly, memory request data corresponding to raw memory transactions may be routed back to requesting entities using headerless packets.

摘要翻译： 用于实现原始内存事务的方法，系统和装置。 SoC配置有耦合在一起的多个节点，形成环形互连。 处理核心和存储器高速缓存组件可操作地耦合到并位于相应节点处。 存储器高速缓存组件包括作为分布式LLC操作的多个最后级别缓存（LLC）和用于支持相干存储器事务的多个归属代理和高速缓存代理。 路由表用于使用便于在链路接口节点和存储器控制器之间进行数据传输的代理实现的嵌入式路由数据对内存事务请求进行编码。 因此，对应于原始存储器事务的存储器请求数据可以使用无头段分组路由回请求实体。

公开(公告)号：US20050091457A1

公开(公告)日：2005-04-28

申请号：US10696074

申请日：2003-10-28

申请人： William Auld ,  Zhong-Ning Cai

发明人： William Auld ,  Zhong-Ning Cai

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0897 ,  G06F12/12 ,  G06F12/121

摘要： A method and apparatus for a microprocessor with a cache that has the advantages given by a victim cache without physically having a victim cache is disclosed. In one embodiment, a victim flag may be associated with each way in a set. At eviction time, the way whose victim flag is true may be evicted. However, the victim flag may be reset to false if a superceding request arrives for the cache line in that way. Another cache line in another way may then have its victim flag made true.

摘要翻译： 公开了一种具有缓存的微处理器的方法和装置，其具有由受害者缓存提供的优点，而不物理地具有受害者高速缓存。 在一个实施例中，受害者标志可以与集合中的每个方式相关联。 在驱逐时间，受害者国旗为真的方式可能被驱逐出境。 但是，如果超时请求以这种方式到达高速缓存线，则可能将受害者标志重置为false。 另一种方式的另一条高速缓存线可能会使其受害者标志成为真实状态。

公开(公告)号：US20130268711A1

公开(公告)日：2013-10-10

申请号：US13994130

申请日：2011-11-29

申请人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

发明人： Robert J. Safranek ,  Robert G. Blankenship ,  Zhong-Ning Cai

IPC分类号： G06F13/16

CPC分类号： G06F13/16 ,  G06F13/1663 ,  G06F13/40 ,  G06F13/4004 ,  G06F13/4022

摘要： Methods, systems, and apparatus for implementing raw memory transactions. An SoC is configured with a plurality of nodes coupled together forming a ring interconnect. Processing cores and memory cache components are operatively coupled to and co-located at respective nodes. The memory cache components include a plurality of last level caches (LLC's) operating as a distributed LLC and a plurality of home agents and caching agents employed for supporting coherent memory transactions. Route-back tables are used to encode memory transactions requests with embedded routing data that is implemented by agents that facilitate data transfers between link interface nodes and memory controllers. Accordingly, memory request data corresponding to raw memory transactions may be routed back to requesting entities using headerless packets.

摘要翻译： 用于实现原始内存事务的方法，系统和装置。 SoC配置有耦合在一起的多个节点，形成环形互连。 处理核心和存储器高速缓存组件可操作地耦合到并位于相应节点处。 存储器高速缓存组件包括作为分布式LLC操作的多个最后级别缓存（LLC）和用于支持相干存储器事务的多个归属代理和高速缓存代理。 路由表用于使用便于在链路接口节点和存储器控制器之间进行数据传输的代理实现的嵌入式路由数据对内存事务请求进行编码。 因此，对应于原始存储器事务的存储器请求数据可以使用无头段分组路由回请求实体。

公开(公告)号：US08407432B2

公开(公告)日：2013-03-26

申请号：US11173917

申请日：2005-06-30

申请人： Zhong-Ning Cai ,  Krishnakanth V. Sistla ,  Yen-Cheng Liu ,  Jeffrey D. Gilbert

发明人： Zhong-Ning Cai ,  Krishnakanth V. Sistla ,  Yen-Cheng Liu ,  Jeffrey D. Gilbert

IPC分类号： G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0811 ,  G06F12/0817 ,  G06F2212/507

摘要： A method and apparatus for cache coherency sequencing implementation and an adaptive LLC access priority control is disclosed. One embodiment provides mechanisms to resolve last level cache access priority among multiple internal CMP cores, internal snoops and external snoops. Another embodiment provides mechanisms for implementing cache coherency in multi-core CMP system.

摘要翻译： 公开了一种用于高速缓存一致性排序实现和自适应LLC访问优先级控制的方法和装置。 一个实施例提供了解决多个内部CMP核心，内部窥探和外部窥探之间的最后一级高速缓存访​​问优先级的机制。 另一实施例提供了用于在多核CMP系统中实现高速缓存一致性的机制。

公开(公告)号：US20070204106A1

公开(公告)日：2007-08-30

申请号：US11361767

申请日：2006-02-24

申请人： James Donald ,  Zhong-Ning Cai

发明人： James Donald ,  Zhong-Ning Cai

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F2212/1028 ,  Y02D10/13

摘要： Methods and apparatus to adjust leakage power of a cache are described. In one embodiment, leakage power of a cache is adjusted based on the measured leakage power and a target leakage power value.

摘要翻译： 描述了调整缓存泄漏功率的方法和装置。 在一个实施例中，基于所测量的泄漏功率和目标泄漏功率值来调整高速缓存的泄漏功率。

公开(公告)号：US20060288244A1

公开(公告)日：2006-12-21

申请号：US11511911

申请日：2006-08-28

申请人： Zhong-Ning Cai ,  Chee Lim

发明人： Zhong-Ning Cai ,  Chee Lim

IPC分类号： G06F1/00

CPC分类号： G06F9/3869 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/3287 ,  G06F1/329 ,  G06F1/3293 ,  G06F9/3802 ,  G06F9/3828 ,  G06F9/3877 ,  G06F9/3885 ,  G06F9/4856 ,  G06F9/4893 ,  Y02D10/122 ,  Y02D10/16 ,  Y02D10/171 ,  Y02D10/24 ,  Y02D10/32

摘要： A processor having asymmetric secondary processing resources. One disclosed embodiment includes a first execution resource to perform a first function and a second execution resource that also performs the second function, although the second processing resource is asymmetric to the first resource in that it has a lower throughput than the first processing resource. Switching logic switches execution from the first processing resource to the second processing resource in a reduced power consumption mode.

摘要翻译： 具有不对称二次处理资源的处理器。 一个公开的实施例包括执行第一功能的第一执行资源和也执行第二功能的第二执行资源，尽管第二处理资源与第一资源不对称，因为其具有比第一处理资源低的吞吐量。 切换逻辑以降低的功耗模式将执行从第一处理资源切换到第二处理资源。