公开(公告)号：US20090311836A1

公开(公告)日：2009-12-17

申请号：US12543679

申请日：2009-08-19

申请人： EDUARD A. CARTIER ,  Steven J. Koester ,  Kingsuk Maitra ,  Arnlan Majumdar ,  Renee T. Mo

发明人： EDUARD A. CARTIER ,  Steven J. Koester ,  Kingsuk Maitra ,  Arnlan Majumdar ,  Renee T. Mo

IPC分类号： H01L21/336

CPC分类号： H01L29/6659 ,  H01L21/28079 ,  H01L29/4958 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78696

摘要： An extremely-thin silicon-on-insulator transistor is provided that includes a buried oxide layer above a substrate, a silicon layer above the buried oxide layer, a gate stack on the silicon layer, a nitride liner on the silicon layer and adjacent to the gate stack, an oxide liner on and adjacent to the nitride liner, and raised source/drain regions. The gate stack includes a high-k oxide layer on the silicon layer and a metal gate on the high-k oxide layer. Each of the raised source/drain regions has a first part comprising a portion of the silicon layer, a second part adjacent to parts of the oxide liner and the nitride liner, and a third part above the second part. Also provided is a method for fabricating an extremely-thin silicon-on-insulator transistor.

公开(公告)号：US07652332B2

公开(公告)日：2010-01-26

申请号：US11837057

申请日：2007-08-10

申请人： Eduard A. Cartier ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

发明人： Eduard A. Cartier ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

IPC分类号： H01L27/01

CPC分类号： H01L29/6659 ,  H01L21/28079 ,  H01L29/4958 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78696

摘要： An extremely-thin silicon-on-insulator transistor is provided that includes a buried oxide layer above a substrate, a silicon layer above the buried oxide layer, a gate stack on the silicon layer, a nitride liner on the silicon layer and adjacent to the gate stack, an oxide liner on and adjacent to the nitride liner, and raised source/drain regions. The gate stack includes a high-k oxide layer on the silicon layer and a metal gate on the high-k oxide layer. Each of the raised source/drain regions has a first part comprising a portion of the silicon layer, a second part adjacent to parts of the oxide liner and the nitride liner, and a third part above the second part. Also provided is a method for fabricating an extremely-thin silicon-on-insulator transistor.

摘要翻译： 提供了一种极薄的绝缘体上硅晶体管，其包括衬底上的掩埋氧化物层，掩埋氧化物层上方的硅层，硅层上的栅极堆叠，硅层上的氮化物衬垫， 栅堆叠，氮化物衬垫上并与其相邻的氧化物衬垫，以及升高的源/漏区。 栅极堆叠包括在硅层上的高k氧化物层和在高k氧化物层上的金属栅极。 凸起的源极/漏极区域中的每一个具有包括硅层的一部分的第一部分，与氧化物衬垫和氮化物衬垫的部分相邻的第二部分，以及在第二部分上方的第三部分。 还提供了制造极薄的绝缘体上硅晶体管的方法。

公开(公告)号：US07871869B2

公开(公告)日：2011-01-18

申请号：US12543679

申请日：2009-08-19

申请人： Eduard A. Cartier ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

发明人： Eduard A. Cartier ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

IPC分类号： H01L21/00

CPC分类号： H01L29/6659 ,  H01L21/28079 ,  H01L29/4958 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78696

摘要： An extremely-thin silicon-on-insulator transistor is provided that includes a buried oxide layer above a substrate, a silicon layer above the buried oxide layer, a gate stack on the silicon layer, a nitride liner on the silicon layer and adjacent to the gate stack, an oxide liner on and adjacent to the nitride liner, and raised source/drain regions. The gate stack includes a high-k oxide layer on the silicon layer and a metal gate on the high-k oxide layer. Each of the raised source/drain regions has a first part comprising a portion of the silicon layer, a second part adjacent to parts of the oxide liner and the nitride liner, and a third part above the second part. Also provided is a method for fabricating an extremely-thin silicon-on-insulator transistor.

摘要翻译： 提供了一种极薄的绝缘体上硅晶体管，其包括衬底上的掩埋氧化物层，掩埋氧化物层上方的硅层，硅层上的栅极堆叠，硅层上的氮化物衬垫， 栅堆叠，氮化物衬垫上并与其相邻的氧化物衬垫，以及升高的源/漏区。 栅极堆叠包括在硅层上的高k氧化物层和在高k氧化物层上的金属栅极。 凸起的源极/漏极区域中的每一个具有包括硅层的一部分的第一部分，与氧化物衬垫和氮化物衬垫的部分相邻的第二部分，以及在第二部分上方的第三部分。 还提供了制造极薄的绝缘体上硅晶体管的方法。

公开(公告)号：US20090039426A1

公开(公告)日：2009-02-12

申请号：US11837057

申请日：2007-08-10

申请人： EDUARD A. CARTIER ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

发明人： EDUARD A. CARTIER ,  Steven J. Koester ,  Kingsuk Maitra ,  Amlan Majumdar ,  Renee T. Mo

IPC分类号： H01L29/786 ,  H01L21/336

CPC分类号： H01L29/6659 ,  H01L21/28079 ,  H01L29/4958 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78696

摘要： An extremely-thin silicon-on-insulator transistor is provided that includes a buried oxide layer above a substrate, a silicon layer above the buried oxide layer, a gate stack on the silicon layer, a nitride liner on the silicon layer and adjacent to the gate stack, an oxide liner on and adjacent to the nitride liner, and raised source/drain regions. The gate stack includes a high-k oxide layer on the silicon layer and a metal gate on the high-k oxide layer. Each of the raised source/drain regions has a first part comprising a portion of the silicon layer, a second part adjacent to parts of the oxide liner and the nitride liner, and a third part above the second part. Also provided is a method for fabricating an extremely-thin silicon-on-insulator transistor.

摘要翻译： 提供了一种极薄的绝缘体上硅晶体管，其包括衬底上的掩埋氧化物层，掩埋氧化物层上方的硅层，硅层上的栅极堆叠，硅层上的氮化物衬垫， 栅堆叠，氮化物衬垫上并与其相邻的氧化物衬垫，以及升高的源/漏区。 栅极堆叠包括在硅层上的高k氧化物层和在高k氧化物层上的金属栅极。 凸起的源极/漏极区域中的每一个具有包括硅层的一部分的第一部分，与氧化物衬垫和氮化物衬垫的部分相邻的第二部分，以及在第二部分上方的第三部分。 还提供了制造极薄的绝缘体上硅晶体管的方法。

公开(公告)号：US07880236B2

公开(公告)日：2011-02-01

申请号：US12181180

申请日：2008-07-28

申请人： Andreas Kerber ,  Kingsuk Maitra

发明人： Andreas Kerber ,  Kingsuk Maitra

IPC分类号： H01L29/66

CPC分类号： H01L21/823425 ,  H01L21/823412 ,  H01L21/823456

摘要： A semiconductor circuit is provided that includes a short channel device, and a long channel device that is electrically isolated from the short channel device. The long channel device comprises a plurality of first gate electrodes, a first source region adjacent one of the plurality of first gate electrodes, a first drain region adjacent another of the plurality of first gate electrodes, and a plurality of common source/drain regions positioned between adjacent ones of the plurality of first gate electrodes. The first gate electrodes each overlie portions of a layer of high-dielectric constant (k) gate insulator material. Each of the first gate electrodes are electrically coupled to at least one of the other first gate electrodes.

摘要翻译： 提供一种半导体电路，其包括短通道器件和与短沟道器件电隔离的长沟道器件。 所述长沟道器件包括多个第一栅极电极，与所述多个第一栅极电极中的一个相邻的第一源极区域，与所述多个第一栅极电极中的另一个相邻的第一漏极区域以及多个公共源极/漏极区域 在多个第一栅电极的相邻的第一栅电极之间。 第一栅电极覆盖高介电常数（k）栅极绝缘体材料层的部分。 每个第一栅电极电耦合到至少一个其它第一栅电极。

公开(公告)号：US08569116B2

公开(公告)日：2013-10-29

申请号：US13171228

申请日：2011-06-28

申请人： Randy W. Mann ,  Kingsuk Maitra ,  Anurag Mittal

发明人： Randy W. Mann ,  Kingsuk Maitra ,  Anurag Mittal

IPC分类号： H01L21/82 ,  H01L21/479 ,  H01L21/44

CPC分类号： H01L23/62 ,  H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of fabricating an integrated circuit with a fin-based fuse, and the resulting integrated circuit with a fin-based fuse are provided. In the method, a fin is created from a layer of semiconductor material and has a first end and a second end. The method provides for forming a conductive path on the fin from its first end to its second end. The conductive path is electrically connected to a programming device that is capable of selectively directing a programming current through the conductive path to cause a structural change in the conductive path to increase resistance across the conductive path.

摘要翻译： 提供了制造具有鳍式保险丝的集成电路的方法，以及所得到的具有鳍式保险丝的集成电路。 在该方法中，由半导体材料层产生翅片并具有第一端和第二端。 该方法提供了在翅片上从其第一端到其第二端形成导电路径。 导电路径电连接到编程设备，该编程设备能够选择性地将编程电流引导通过导电路径，从而导致导电路径中的结构变化，以增加穿过导电路径的电阻。

公开(公告)号：US08460984B2

公开(公告)日：2013-06-11

申请号：US13156578

申请日：2011-06-09

申请人： Jeremy Wahl ,  Kingsuk Maitra

发明人： Jeremy Wahl ,  Kingsuk Maitra

IPC分类号： H01L21/84

CPC分类号： H01L21/845 ,  H01L21/823431 ,  H01L22/12 ,  H01L22/20

摘要： FIN-FET ICs with adjustable FIN-FET channel widths are formed from a semiconductor layer (42). Fins (36) may be etched from the layer (42) and then some (46) locally shortened or the layer (42) may be locally thinned and then fins (46) of different fin heights etched therefrom. Either way provides fins (46) and FIN-FETs (40) with different channel widths W on the same substrate (24). Fin heights (H) are preferably shortened by implanting selected ions (A, B, C, etc.) through a mask (90, 90′, 94, 94′, 97, 97′) to locally enhance the etch rate of the layer (42) or some of the fins (36). The implant(s) (A, B, C, etc.) is desirably annealed and then differentially etched. This thins part(s) (42-i) of the layer (42) from which the fins (46) are then etched or shortens some of the fins (46) already etched from the layer (42). For silicon, germanium is a suitable implant ion. Having fins (42) with adjustable fin heights Hi on the same substrate (24) enables such FIN-FET ICs (40) to avoid channel-width quantization effects observed with prior art uniform fin height FIN-FETs (20).

摘要翻译： 具有可调节FIN-FET沟道宽度的FIN-FET IC由半导体层（42）形成。 金属丝（36）可以从层（42）蚀刻，然后一些（46）局部缩短或层（42）可以局部变薄，然后从其中蚀刻不同翅片高度的翅片（46）。 无论哪种方式都在同一衬底（24）上提供具有不同通道宽度W的翅片（46）和FIN-FET（40）。 翅片高度（H）优选通过将选择的离子（A，B，C等）通过掩模（90,90'，94,94'，97,97'）注入来局部地提高层的蚀刻速率来缩短 （42）或一些翅片（36）。 植入物（A，B，C等）理想地退火然后进行差异蚀刻。 这样使得层（42）的部分（42-i）沉淀，然后从其中蚀刻或缩短已经从层（42）蚀刻的一些翅片（46）。 对于硅，锗是合适的注入离子。 在同一衬底（24）上具有可调翅片高度Hi的翅片（42）使得这种FIN-FET IC（40）避免了现有技术的均匀翅片高度FIN-FET（20）观察到的通道宽度量化效应。

公开(公告)号：US20130052801A1

公开(公告)日：2013-02-28

申请号：US13221198

申请日：2011-08-30

申请人： Nathaniel C. Berliner ,  Pranita Kulkarni ,  Nicolas Loubet ,  Kingsuk Maitra ,  Sanjay C. Mehta ,  Paul A. Ronsheim ,  Toyoji Yamamoto ,  Zhengmao Zhu

发明人： Nathaniel C. Berliner ,  Pranita Kulkarni ,  Nicolas Loubet ,  Kingsuk Maitra ,  Sanjay C. Mehta ,  Paul A. Ronsheim ,  Toyoji Yamamoto ,  Zhengmao Zhu

IPC分类号： H01L21/326

CPC分类号： H01L21/845 ,  H01L27/1211 ,  H01L29/7848

摘要： A method of making a semiconductor device patterns a first fin in a pFET region, and patterns a second fin in an nFET region. A plurality of conformal microlayers containing a straining material are deposited on the first and second fins. A protective cap material is formed on the first fin, and the conformal layers are selectively removed from the second fin. The straining material is then thermally diffused into the first fin. The protective cap material is removed from the first fin after the thermal annealing and after the conformal micro layers are selectively removed from the second fin.

摘要翻译： 制造半导体器件的方法在pFET区域中形成第一鳍，并且在nFET区域中形成第二鳍。 包含应变材料的多个保形微层沉积在第一和第二鳍片上。 在第一翅片上形成保护盖材料，并且从第二翅片选择性地去除保形层。 然后将应变材料热扩散到第一鳍中。 在热退火之后以及在从第二散热片选择性地去除保形微层之后，从第一散热片上去除保护帽材料。

公开(公告)号：US08669147B2

公开(公告)日：2014-03-11

申请号：US13493021

申请日：2012-06-11

申请人： Daniel T. Pham ,  Robert J. Miller ,  Kingsuk Maitra

发明人： Daniel T. Pham ,  Robert J. Miller ,  Kingsuk Maitra

IPC分类号： H01L21/00

CPC分类号： H01L29/1054 ,  H01L29/66795 ,  H01L29/785

摘要： Disclosed herein are various methods of forming high mobility fin channels on three dimensional semiconductor devices, such as, for example, FinFET semiconductor devices. In one example, the method includes forming a plurality of spaced-apart trenches in a semiconducting substrate, wherein the trenches define an original fin structure for the device, and wherein a portion of a mask layer is positioned above the original fin structure, forming a compressively-stressed material in the trenches and adjacent the portion of mask layer, after forming the compressively-stressed material, removing the portion of the mask layer to thereby expose an upper surface of the original fin structure, and forming a final fin structure above the exposed surface of the original fin structure.

摘要翻译： 本文公开了在三维半导体器件（例如FinFET半导体器件）上形成高迁移率鳍通道的各种方法。 在一个示例中，该方法包括在半导体衬底中形成多个间隔开的沟槽，其中沟槽限定用于器件的原始鳍状结构，并且其中掩模层的一部分位于原始鳍结构的上方，形成 在形成压缩应力材料之后，在沟槽中并与掩模层的部分相邻的压缩应力材料，去除掩模层的部分，从而暴露原始鳍状结构的上表面，并且在 裸露表面的原有翅片结构。

公开(公告)号：US20120313169A1

公开(公告)日：2012-12-13

申请号：US13156578

申请日：2011-06-09

申请人： Jeremy Wahl ,  Kingsuk Maitra

发明人： Jeremy Wahl ,  Kingsuk Maitra

IPC分类号： H01L27/12 ,  H01L21/66 ,  H01L21/84

CPC分类号： H01L21/845 ,  H01L21/823431 ,  H01L22/12 ,  H01L22/20

摘要： FIN-FET ICs with adjustable FIN-FET channel widths are formed from a semiconductor layer (42). Fins (36) may be etched from the layer (42) and then some (46) locally shortened or the layer (42) may be locally thinned and then fins (46) of different fin heights etched therefrom. Either way provides fins (46) and FIN-FETs (40) with different channel widths W on the same substrate (24). Fin heights (H) are preferably shortened by implanting selected ions (A, B, C, etc.) through a mask (90, 90′, 94, 94′, 97, 97′) to locally enhance the etch rate of the layer (42) or some of the fins (36). The implant(s) (A, B, C, etc.) is desirably annealed and then differentially etched. This thins part(s) (42-i) of the layer (42) from which the fins (46) are then etched or shortens some of the fins (46) already etched from the layer (42). For silicon, germanium is a suitable implant ion. Having fins (42) with adjustable fin heights Hi on the same substrate (24) enables such FIN-FET ICs (40) to avoid channel-width quantization effects observed with prior art uniform fin height FIN-FETs (20).

摘要翻译： 具有可调节FIN-FET沟道宽度的FIN-FET IC由半导体层（42）形成。 金属丝（36）可以从层（42）蚀刻，然后一些（46）局部缩短或层（42）可以局部变薄，然后从其中蚀刻不同翅片高度的翅片（46）。 无论哪种方式都在同一衬底（24）上提供具有不同通道宽度W的翅片（46）和FIN-FET（40）。 翅片高度（H）优选通过将选择的离子（A，B，C等）通过掩模（90,90'，94,94'，97,97'）注入来局部地提高层的蚀刻速率来缩短 （42）或一些翅片（36）。 植入物（A，B，C等）理想地退火然后进行差异蚀刻。 这样使得层（42）的部分（42-i）沉淀，然后从其中蚀刻或缩短已经从层（42）蚀刻的一些翅片（46）。 对于硅，锗是合适的注入离子。 在同一衬底（24）上具有可调翅片高度Hi的翅片（42）使得这种FIN-FET IC（40）避免了现有技术的均匀翅片高度FIN-FET（20）观察到的通道宽度量化效应。