公开(公告)号：US06985401B2

公开(公告)日：2006-01-10

申请号：US10857618

申请日：2004-06-01

申请人： Eun Jung Jang ,  Hyung Dong Lee

发明人： Eun Jung Jang ,  Hyung Dong Lee

IPC分类号： G11C8/00

CPC分类号： G11C11/4076 ,  G11C7/22 ,  G11C7/222 ,  G11C29/02 ,  G11C29/023 ,  G11C29/028 ,  G11C29/50012 ,  H03L7/0814

摘要： A memory device minimizes the skew between an external clock and a DQS (or DQ) after the locking state by regulating a delay ratio of a replica delay model to compensate errors of process, temperature or voltage change. The memory device comprises: an input clock buffer for buffering an externally inputted external clock to generate an internal clock; a DLL for delaying the internal clock to synchronize a phase of the external clock with that of a DQS; an output clock buffer for buffering an output clock outputted from the DLL; and an output control unit for generating the DQS using a clock outputted from the output clock buffer. Here, the DLL comprises a replica delay model for modeling delay factors of the input clock buffer and other delay factors until the output clock outputted from the delay line is outputted to the outside of a chip, and for regulating a delay ratio in response to a plurality of control signals inputted externally in a test mode.

摘要翻译： 存储器件通过调节复制延迟模型的延迟比来补偿过程，温度或电压变化的错误，从而最大限度地减小锁定状态之后的外部时钟和DQS（或DQ）之间的偏差。 存储器件包括：输入时钟缓冲器，用于缓冲外部输入的外部时钟以产生内部时钟; 用于延迟内部时钟以使外部时钟的相位与DQS的相位同步的DLL; 输出时钟缓冲器，用于缓冲从DLL输出的输出时钟; 以及输出控制单元，用于使用从输出时钟缓冲器输出的时钟产生DQS。 这里，DLL包括用于建模输入时钟缓冲器的延迟因子和其他延迟因子的复制延迟模型，直到从延迟线输出的输出时钟被输出到芯片的外部，并且用于响应于 在测试模式下从外部输入的多个控制信号。

公开(公告)号：US08330486B2

公开(公告)日：2012-12-11

申请号：US12956416

申请日：2010-11-30

申请人： Yong Kee Kwon ,  Hyung Dong Lee

发明人： Yong Kee Kwon ,  Hyung Dong Lee

IPC分类号： H03K17/16

CPC分类号： G11C7/1048 ,  G11C11/4096 ,  G11C11/4097

摘要： A data line termination circuit includes a swing-width sensing unit configured to sense a swing width of a voltage of a data line and output a sensed signal, and a variable termination unit configured to adjust a termination resistance value of the data line in response to the sensed signal. The swing-width sensing unit can sense if the swing width is less than or greater than a predetermined swing width, and the swing width of the voltage of the data line can be reduced or increased to maintain the voltage of the data line within a predetermined range.

摘要翻译： 数据线终端电路包括：摆动宽度检测单元，被配置为感测数据线的电压的摆幅并输出感测信号;以及可变终端单元，被配置为响应于所述数据线的终端电阻值 感测信号。 摆幅感测单元可以感测摆动宽度是否小于或大于预定的摆动宽度，并且可以减小或增加数据线的电压的摆动宽度，以将数据线的电压保持在预定的 范围。

公开(公告)号：US20120057413A1

公开(公告)日：2012-03-08

申请号：US12948874

申请日：2010-11-18

申请人： Tae Sik YUN ,  Hyung Dong Lee ,  Jun Gi Choi ,  Sang Jin Byeon ,  Sang Hoon Shin

发明人： Tae Sik YUN ,  Hyung Dong Lee ,  Jun Gi Choi ,  Sang Jin Byeon ,  Sang Hoon Shin

IPC分类号： G11C8/18 ,  G11C29/00 ,  G11C7/10 ,  G11C7/22

CPC分类号： G11C7/22 ,  G11C7/222 ,  G11C29/006 ,  G11C29/023

摘要： A semiconductor memory apparatus includes a clock control unit configured to receive a first clock when an enable signal is activated and generate a second clock which has a cycle closer in length to a target clock cycle than the first clock; a DLL input clock generation unit configured to output one of the first clock and the second clock as a DLL input clock according to a DLL select signal; and an address/command input clock generation unit configured to output one of the first clock and the second clock as an AC input clock according to the enable signal.

摘要翻译： 一种半导体存储装置，包括：时钟控制单元，被配置为当使能信号被激活时接收第一时钟，并产生具有与第一时钟相对于目标时钟周期更长的周期的第二时钟; DLL输入时钟生成单元，被配置为根据DLL选择信号将第一时钟和第二时钟中的一个作为DLL输入时钟输出; 以及地址/命令输入时钟生成单元，被配置为根据使能信号将第一时钟和第二时钟中的一个作为AC输入时钟输出。

公开(公告)号：US20090046528A1

公开(公告)日：2009-02-19

申请号：US12018732

申请日：2008-01-23

申请人： Hyung Dong Lee

发明人： Hyung Dong Lee

IPC分类号： G11C7/08

CPC分类号： G11C29/02 ,  G11C7/08 ,  G11C29/022 ,  G11C29/023 ,  G11C29/50012 ,  G11C2029/4402

摘要： A semiconductor integrated circuit includes a sense amplifier for sensing input data and a sense amplifier controller for blocking a signal path between the sense amplifier and a memory cell when a test mode signal is activated.

摘要翻译： 半导体集成电路包括用于感测输入数据的读出放大器和用于在测试模式信号被激活时阻塞读出放大器与存储单元之间的信号路径的读出放大器控制器。

公开(公告)号：US08817566B2

公开(公告)日：2014-08-26

申请号：US13340868

申请日：2011-12-30

申请人： Sang Hoon Shin ,  Hyung Dong Lee ,  Jeong Woo Lee ,  Young Suk Moon

发明人： Sang Hoon Shin ,  Hyung Dong Lee ,  Jeong Woo Lee ,  Young Suk Moon

IPC分类号： G11C7/00 ,  G11C11/406

CPC分类号： G11C11/40603 ,  G11C11/40611 ,  G11C11/40615

摘要： A memory system includes: a controller configured to provide a hidden auto refresh command; and a memory configured to perform a refresh operation in response to the hidden auto refresh command. The controller and the memory communicate with each other so that each refresh address of the controller and the memory has the same value as each other.

摘要翻译： 存储器系统包括：控制器，被配置为提供隐藏的自动刷新命令; 以及被配置为响应于所述隐藏的自动刷新命令执行刷新操作的存储器。 控制器和存储器彼此通信，使得控制器和存储器的每个刷新地址彼此具有相同的值。

公开(公告)号：US08618541B2

公开(公告)日：2013-12-31

申请号：US13341299

申请日：2011-12-30

申请人： Hyung Gyun Yang ,  Hyung Dong Lee ,  Yong Kee Kwon ,  Young Suk Moon ,  Sung Wook Kim

发明人： Hyung Gyun Yang ,  Hyung Dong Lee ,  Yong Kee Kwon ,  Young Suk Moon ,  Sung Wook Kim

IPC分类号： H01L23/58 ,  G11C29/00

CPC分类号： H01L25/065 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor apparatus includes first and second vias, a first circuit unit, a second circuit unit and a third circuit unit. The first and second vias electrically connect a first chip and a second chip with each other. The first circuit unit is disposed in the first chip, receives test data, and is connected with the first via. The second circuit unit is disposed in the first chip, and is connected with the second via and the first circuit unit. The third circuit unit is disposed in the second chip, and is connected with the first via. The first circuit unit outputs an output signal thereof to one of the first via and the second circuit unit in response to a first control signal.

摘要翻译： 半导体装置包括第一和第二通孔，第一电路单元，第二电路单元和第三电路单元。 第一和第二通孔将第一芯片和第二芯片彼此电连接。 第一电路单元设置在第一芯片中，接收测试数据，并与第一通孔连接。 第二电路单元设置在第一芯片中，并与第二通孔和第一电路单元连接。 第三电路单元设置在第二芯片中，并与第一通孔连接。 第一电路单元响应于第一控制信号将其输出信号输出到第一通孔和第二电路单元之一。

公开(公告)号：US07863928B2

公开(公告)日：2011-01-04

申请号：US12403549

申请日：2009-03-13

申请人： Yong Kee Kwon ,  Hyung Dong Lee

发明人： Yong Kee Kwon ,  Hyung Dong Lee

IPC分类号： H03K17/16

CPC分类号： G11C7/1048 ,  G11C11/4096 ,  G11C11/4097

摘要： A data line termination circuit includes a swing-width sensing unit configured to sense a swing width of a voltage of a data line and output a sensed signal, and a variable termination unit configured to adjust a termination resistance value of the data line in response to the sensed signal. The swing-width sensing unit can sense if the swing width is less than or greater than a predetermined swing width, and the swing width of the voltage of the data line can be reduced or increased to maintain the voltage of the data line within a predetermined range.

摘要翻译： 数据线终端电路包括：摆动宽度检测单元，被配置为感测数据线的电压的摆幅并输出感测信号;以及可变终端单元，被配置为响应于所述数据线的终端电阻值 感测信号。 摆幅感测单元可以感测摆动宽度是否小于或大于预定的摆动宽度，并且可以减小或增加数据线的电压的摆动宽度，以将数据线的电压保持在预定的 范围。

公开(公告)号：US08748888B2

公开(公告)日：2014-06-10

申请号：US12648680

申请日：2009-12-29

申请人： Jeong Woo Lee ,  Hyung Dong Lee ,  Jun Gi Choi ,  Sang Hoon Shin ,  Xiang Hua Cui

发明人： Jeong Woo Lee ,  Hyung Dong Lee ,  Jun Gi Choi ,  Sang Hoon Shin ,  Xiang Hua Cui

IPC分类号： H01L23/58

CPC分类号： H01L25/0657 ,  G01R31/2884 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor integrated circuit includes a multi-chip package having a plurality of semiconductor chips. The semiconductor integrated circuit includes a signal line; and a signal loading compensation section in a semiconductor chip among the plurality of semiconductor chips, configured to apply a designed signal loading to the signal line in response to activation of a test signal. Here, the designed signal loading has a value corresponding to a signal loading component of another semiconductor chip among the plurality of semiconductor chips to the signal line.

摘要翻译： 半导体集成电路包括具有多个半导体芯片的多芯片封装。 半导体集成电路包括信号线; 以及多个半导体芯片中的半导体芯片中的信号负载补偿部，被配置为响应于测试信号的激活而将设计的信号加载到信号线。 这里，设计的信号负载具有与信号线的多个半导体芯片中的另一半导体芯片的信号负载分量相对应的值。

公开(公告)号：US08154019B2

公开(公告)日：2012-04-10

申请号：US12649193

申请日：2009-12-29

申请人： Yong Kee Kwon ,  Hyung Dong Lee ,  Young Park Kim

发明人： Yong Kee Kwon ,  Hyung Dong Lee ,  Young Park Kim

IPC分类号： H01L23/58

CPC分类号： G11C11/4074 ,  G11C5/147 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028

摘要： A semiconductor apparatus includes a reference voltage generation unit, a comparison voltage generation unit, and a calibration unit. The reference voltage generation unit is disposed in a reference die and configured to generate a reference voltage. The comparison voltage generation unit is disposed in a die stacked on the reference die and configured to generate a comparison voltage in response to a calibration control signal. The calibration unit is configured to compare a level of the reference voltage with a level of the comparison voltage and generate the calibration control signal.

摘要翻译： 半导体装置包括参考电压产生单元，比较电压产生单元和校准单元。 参考电压产生单元设置在参考管芯中，并被配置为产生参考电压。 比较电压产生单元设置在堆叠在参考管芯上的管芯中，并被配置为响应校准控制信号产生比较电压。 校准单元被配置为将参考电压的电平与比较电压的电平进行比较并产生校准控制信号。

公开(公告)号：US20100246288A1

公开(公告)日：2010-09-30

申请号：US12797022

申请日：2010-06-09

申请人： Hyung Dong Lee

发明人： Hyung Dong Lee

IPC分类号： G11C7/22

CPC分类号： H03K19/094

摘要： A data output circuit of a semiconductor memory apparatus includes a pre-driver generating pull-up and down signals from driving rising and falling data in active periods of rising and falling clocks, respectively, in accordance with a state of an output enable signal. A main driver generates last output data to a common node from the pull-up and down signals. An assistant pre-driver generates an assistant drive signal, which is activated when the rising data disagrees with the falling data, in correspondence with inputs of the rising data, the falling data, the rising clock, the falling clock, and a pipe output control signal. An assistant main driver generates assistant last output data to the common node from the pull-up and down signals in accordance with a state of the assistant drive signal.

摘要翻译： 半导体存储装置的数据输出电路包括预驱动器，分别根据输出使能信号的状态产生上升沿和下降沿的有效周期中的驱动上升和下降数据的上拉和下拉信号。 主驱动器从上拉和下拉信号产生到公共节点的最后输出数据。 辅助预驱动器产生辅助驱动信号，当上升数据与下降数据不一致时，其与上升数据，下降数据，上升时钟，下降时钟和管道输出控制的输入相对应地被激活 信号。 辅助主驱动器根据辅助驱动信号的状态从上拉和下拉信号产生辅助上一个输出数据到公共节点。