公开(公告)号：US09026977B2

公开(公告)日：2015-05-05

申请号：US13968850

申请日：2013-08-16

Applicant: GLOBALFOUNDRIES Inc.

Inventor： Marc Tarabbia ,  Norman Chen ,  Jian Liu ,  Nader Magdy Hindawy ,  Tuhin Guha Neogi ,  Mahbub Rashed ,  Anurag Mittal

IPC: G06F9/455 ,  G06F17/50

CPC classification number: G06F17/5077 ,  G06F2217/06 ,  G06F2217/78

Abstract: A method includes electrically connecting a plurality of cells of a standard cell library to a power rail. A contact area is deposited to connect a first active area and a second active area of a cell of a plurality cells. The first area and the second area are located on opposite sides of the rail and electrically connected to different drains. The contact area is electrically connected to the power rail using a via. The contact area is masked to remove a portion of the contact area to electrically separate the first active are from the second active area.

Abstract translation: 一种方法包括将标准单元库的多个单元电连接到电源轨。 沉积接触区以连接多个单元的单元的第一有源区和第二有源区。 第一区域和第二区域位于轨道的相对侧并且电连接到不同的排水沟。 接触区域使用通孔电连接到电源轨。 接触区域被屏蔽以去除接触区域的一部分以将第一活性物质与第二活性区域电分离。

公开(公告)号：US09465907B2

公开(公告)日：2016-10-11

申请号：US14341092

申请日：2014-07-25

Applicant: GLOBALFOUNDRIES Inc.

Inventor： Ahmed Hassan ,  Nader Magdy Hindawy ,  Vikrant Chauhan ,  Jason Eugene Stephens ,  David Pritchard ,  Abbas Guvenilir ,  David E. Brown ,  Terry J. Bordelon, Jr.

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F1/36 ,  G06F17/5068 ,  G06F17/5072

Abstract: One illustrative method disclosed herein involves, among other things, decomposing an initial circuit layout into first and second mask patterns, for the first mask pattern, identifying a first four-polygon pattern in the first mask pattern that violates a multi-polygon constraint rule, wherein the first four-polygon pattern comprises four polygons positioned side-by-side in the first mask pattern, and recoloring one or two of the polygons in the first four-polygon pattern in the first mask pattern to the second mask pattern to eliminate the first four-polygon pattern from the first mask pattern without introducing any design rule violations in the initial circuit layout.

Abstract translation: 本文公开的一种说明性方法涉及对于第一掩模图案将初始电路布局分解为第一和第二掩模图案，识别违反多边形约束规则的第一掩模图案中的第一四边形图案， 其中所述第一四面体图案包括在所述第一掩模图案中并排定位的四个多边形，以及将所述第一掩模图案中的所述第一四面体图案中的一个或两个多边形重新染色到所述第二掩模图案以消除 在第一掩模图案中的第一四面多边形图案，而不会在初始电路布局中引入任何设计规则违规。

公开(公告)号：US20160026748A1

公开(公告)日：2016-01-28

申请号：US14341092

申请日：2014-07-25

Applicant: GLOBALFOUNDRIES Inc.

Inventor： Ahmed Hassan ,  Nader Magdy Hindawy ,  Vikrant Chauhan ,  Jason Eugene Stephens ,  David Pritchard ,  Abbas Guvenilir ,  David E. Brown ,  Terry J. Bordelon, Jr.

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G03F1/36 ,  G06F17/5068 ,  G06F17/5072

Abstract: One illustrative method disclosed herein involves, among other things, decomposing an initial circuit layout into first and second mask patterns, for the first mask pattern, identifying a first four-polygon pattern in the first mask pattern that violates a multi-polygon constraint rule, wherein the first four-polygon pattern comprises four polygons positioned side-by-side in the first mask pattern, and recoloring one or two of the polygons in the first four-polygon pattern in the first mask pattern to the second mask pattern to eliminate the first four-polygon pattern from the first mask pattern without introducing any design rule violations in the initial circuit layout.

Abstract translation: 本文公开的一种说明性方法涉及对于第一掩模图案，将初始电路布局分解为第一和第二掩模图案，识别违反多边形约束规则的第一掩模图案中的第一四边形图案， 其中所述第一四面体图案包括在所述第一掩模图案中并排定位的四个多边形，以及将所述第一掩模图案中的所述第一四面体图案中的一个或两个多边形重新染色到所述第二掩模图案以消除 在第一掩模图案中的第一四面多边形图案，而不会在初始电路布局中引入任何设计规则违规。