公开(公告)号：US20050083081A1

公开(公告)日：2005-04-21

申请号：US10685863

申请日：2003-10-15

申请人： Hans Jacobson ,  Pradip Bose ,  Alper Buyuktosunoglu ,  Peter Cook ,  Philip Emma ,  Prabhakar Kudva ,  Stanley Schuster

发明人： Hans Jacobson ,  Pradip Bose ,  Alper Buyuktosunoglu ,  Peter Cook ,  Philip Emma ,  Prabhakar Kudva ,  Stanley Schuster

IPC分类号： H03K5/00 ,  H03K17/16 ,  H03K19/00

CPC分类号： H03K19/0016

摘要： Leakage current control devices include a circuit having one or more functions in a data path where the functions are executed in a sequence. Each of the functions has power reduction logic to energize each respective function. A leakage control circuit interacts with the power reduction logic, so that the functions are energized or deenergized in a control sequence such that the functions where the data is resident are energized and at least one of the other functions is not energized.

公开(公告)号：US20060101238A1

公开(公告)日：2006-05-11

申请号：US11228781

申请日：2005-09-16

申请人： Pradip Bose ,  Alper Buyuktosunoglu ,  Richard Eickemeyer ,  Lee Eisen ,  Philip Emma ,  John Griswell ,  Zhigang Hu ,  Hung Le ,  Douglas Logan ,  Balaram Sinharoy

发明人： Pradip Bose ,  Alper Buyuktosunoglu ,  Richard Eickemeyer ,  Lee Eisen ,  Philip Emma ,  John Griswell ,  Zhigang Hu ,  Hung Le ,  Douglas Logan ,  Balaram Sinharoy

IPC分类号： G06F9/30

CPC分类号： G06F9/3851 ,  G06F9/3802 ,  G06F9/3867

摘要： A multithreaded processor, fetch control for a multithreaded processor and a method of fetching in the multithreaded processor. Processor event and use (EU) signs are monitored for downstream pipeline conditions indicating pipeline execution thread states. Instruction cache fetches are skipped for any thread that is incapable of receiving fetched cache contents, e.g., because the thread is full or stalled. Also, consecutive fetches may be selected for the same thread, e.g., on a branch mis-predict. Thus, the processor avoids wasting power on unnecessary or place keeper fetches.

摘要翻译： 多线程处理器，用于多线程处理器的获取控制以及在多线程处理器中获取的方法。 监视处理器事件和使用（EU）符号，用于指示管道执行线程状态的下游管道条件。 对于不能接收获取的高速缓存内容的任何线程，例如由于线程已满或停顿，跳过指令高速缓存提取。 此外，可以针对相同的线程选择连续的提取，例如在分支误预测中。 因此，处理器避免浪费电力不必要的或放置保持器提取。

公开(公告)号：US07913202B2

公开(公告)日：2011-03-22

申请号：US11945308

申请日：2007-11-27

申请人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim M. Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark B. Ritter ,  Jeannine Trewhella ,  Albert M. Young

发明人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim M. Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark B. Ritter ,  Jeannine Trewhella ,  Albert M. Young

IPC分类号： G06F17/50

CPC分类号： G11C29/006 ,  G11C29/12 ,  G11C29/1201 ,  G11C2029/1206

摘要： A design structure for a 3D chip having at least one I/O layer connected to other 3D chip layers by a vertical bus such that the I/O layer(s) may accommodate protection and off-chip device drive circuits, customization circuits, translation circuits, conversions circuits and/or built-in self-test circuits capable of comprehensive chip or wafer level testing wherein the I/O layers function as a testhead. Substitution of I/O circuits or structures may be performed using E-fuses or the like responsive to such testing.

摘要翻译： 一种用于3D芯片的设计结构，其具有通过垂直总线连接到其它3D芯片层的至少一个I / O层，使得I / O层可适应保护和片外器件驱动电路，定制电路，平移 电路，转换电路和/或能够进行全面芯片或晶片级测试的内置自检电路，其中I / O层用作测试头。 I / O电路或结构的替代可以使用响应于这种测试的电子熔断器等进行。

公开(公告)号：US20080068039A1

公开(公告)日：2008-03-20

申请号：US11945308

申请日：2007-11-27

申请人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark Ritter ,  Jeannine Trewhella ,  Albert Young

发明人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark Ritter ,  Jeannine Trewhella ,  Albert Young

IPC分类号： H03K19/00

CPC分类号： G11C29/006 ,  G11C29/12 ,  G11C29/1201 ,  G11C2029/1206

摘要： A design structure for a 3D chip having at least one I/O layer connected to other 3D chip layers by a vertical bus such that the I/O layer(s) may accommodate protection and off-chip device drive circuits, customization circuits, translation circuits, conversions circuits and/or built-in self-test circuits capable of comprehensive chip or wafer level testing wherein the I/O layers function as a testhead. Substitution of I/O circuits or structures may be performed using E-fuses or the like responsive to such testing.

摘要翻译： 一种用于3D芯片的设计结构，其具有通过垂直总线连接到其它3D芯片层的至少一个I / O层，使得I / O层可适应保护和片外器件驱动电路，定制电路，平移 电路，转换电路和/或能够进行全面芯片或晶片级测试的内置自检电路，其中I / O层用作测试头。 I / O电路或结构的替代可以使用响应于这种测试的电子熔断器等进行。

公开(公告)号：US20080046703A1

公开(公告)日：2008-02-21

申请号：US11923902

申请日：2007-10-25

申请人： Philip Emma ,  Allan Hartstein ,  Brian Prasky ,  Thomas Puzak ,  Moinuddin Ahmed Qureshi ,  Vijayalakshmi Srinivasan

发明人： Philip Emma ,  Allan Hartstein ,  Brian Prasky ,  Thomas Puzak ,  Moinuddin Ahmed Qureshi ,  Vijayalakshmi Srinivasan

IPC分类号： G06F9/00

CPC分类号： G06F9/3806

摘要： A memory storage structure includes a memory storage device, and a first meta-structure having a first size and operating at a first speed. The first speed is faster than a second speed for storing meta-information based on information stored in a memory. A second meta-structure is hierarchically associated with the first meta-structure. The second meta-structure has a second size larger than the first size and operates at the second speed such that faster and more accurate prefetching is provided by coaction of the first and second meta-structures. A method is provided to assemble the meta-information in the first meta-structure and copy this information to the second meta-structure, and prefetching the stored information from the second meta-structure to the first meta-structure ahead of its use.

摘要翻译： 存储器存储结构包括存储器存储设备和具有第一大小并以第一速度操作的第一元结构。 基于存储在存储器中的信息，第一速度比用于存储元信息的第二速度快。 第二个元结构与第一个元结构分层关联。 第二元结构具有大于第一尺寸的第二尺寸并且以第二速度操作，使得通过第一和第二元结构的共同作用来提供更快更准确的预取。 提供了一种用于在第一元结构中组装元信息并将该信息复制到第二元结构的方法，并且将其从第二元结构预取存储到其使用之前的第一元结构。

公开(公告)号：US20070081410A1

公开(公告)日：2007-04-12

申请号：US11163167

申请日：2005-10-07

申请人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark Ritter ,  Jeannine Trewhella ,  Albert Young

发明人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim Elfadel ,  Philip Emma ,  Daniel Friedman ,  Ruchir Puri ,  Mark Ritter ,  Jeannine Trewhella ,  Albert Young

IPC分类号： G11C8/00

CPC分类号： G11C29/006 ,  G11C29/12 ,  G11C29/1201 ,  G11C2029/1206

摘要： A 3D chip having at least one I/O layer connected to other 3D chip layers by a vertical bus such that the I/O layer(s) may accommodate protection and off-chip device drive circuits, customization circuits, translation circuits, conversions circuits and/or built-in self-test circuits capable of comprehensive chip or wafer level testing wherein the I/O layers function as a testhead. Substitution of I/O circuits or structures may be performed using E-fuses or the like responsive to such testing.

摘要翻译： 具有至少一个I / O层的3D芯片，其通过垂直总线连接到其他3D芯片层，使得所述I / O层可适应保护和芯片外设备驱动电路，定制电路，平移电路，转换电路 和/或能够进行全面的芯片或晶片级测试的内置自检电路，其中I / O层用作测试头。 I / O电路或结构的替代可以使用响应于这种测试的电子熔断器等进行。

公开(公告)号：US07521950B2

公开(公告)日：2009-04-21

申请号：US11163167

申请日：2005-10-07

申请人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim M. Elfadel ,  Philip Emma ,  Daniel J. Friedman ,  Ruchir Puri ,  Mark B. Ritter ,  Jeannine Trewhella ,  Albert M. Young

发明人： Kerry Bernstein ,  Paul Coteus ,  Ibrahim M. Elfadel ,  Philip Emma ,  Daniel J. Friedman ,  Ruchir Puri ,  Mark B. Ritter ,  Jeannine Trewhella ,  Albert M. Young

IPC分类号： G01R31/02 ,  G01R31/26 ,  G01R31/28 ,  G01R31/00 ,  G01N37/00 ,  G06F13/20 ,  G06F13/36 ,  G06F11/00

CPC分类号： G11C29/006 ,  G11C29/12 ,  G11C29/1201 ,  G11C2029/1206

摘要： A 3D chip having at least one I/O layer connected to other 3D chip layers by a vertical bus such that the I/O layer(s) may accommodate protection and off-chip device drive circuits, customization circuits, translation circuits, conversions circuits and/or built-in self-test circuits capable of comprehensive chip or wafer level testing wherein the I/O layers function as a testhead. Substitution of I/O circuits or structures may be performed using E-fuses or the like responsive to such testing.

摘要翻译： 具有至少一个I / O层的3D芯片，其通过垂直总线连接到其他3D芯片层，使得所述I / O层可适应保护和芯片外设备驱动电路，定制电路，平移电路，转换电路 和/或能够进行全面的芯片或晶片级测试的内置自检电路，其中I / O层用作测试头。 I / O电路或结构的替代可以使用响应于这种测试的电子熔断器等进行。

公开(公告)号：US20070283298A1

公开(公告)日：2007-12-06

申请号：US11768210

申请日：2007-06-26

申请人： Kerry Bernstein ,  Paul Coteus ,  Philip Emma

发明人： Kerry Bernstein ,  Paul Coteus ,  Philip Emma

IPC分类号： G06F17/50

CPC分类号： H01L21/6835 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/1052 ,  H01L2221/68359 ,  H01L2225/06541 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105

摘要： A design structure comprising an integrated circuit architecture, circuit structure, and/or instructions for fabrication thereof. The circuit structure includes at least one logic device layer and at least two additional separate memory array layers. Each of the logic device layer and the at least two memory array layers is independently optimized for a particular type of logic device or memory device disposed therein. Preferably also disposed within the logic device layer are array sense amplifiers, memory array output drivers and like higher performance circuitry otherwise generally disposed within memory array layer substrates. All layers may be independently powered to provide additional performance enhancement.

摘要翻译： 一种包括集成电路架构，电路结构和/或其制造指令的设计结构。 电路结构包括至少一个逻辑器件层和至少两个另外的分离的存储器阵列层。 对于设置在其中的特定类型的逻辑设备或存储器件，逻辑器件层和至少两个存储器阵列层中的每一个被独立地优化。 优选地还设置在逻辑器件层内的是阵列读出放大器，存储器阵列输出驱动器和类似的高性能电路，否则通常设置在存储器阵列层衬底内。 所有层可以独立供电以提供额外的性能增强。

公开(公告)号：US20060291175A1

公开(公告)日：2006-12-28

申请号：US11450258

申请日：2006-06-09

申请人： Ferenc Bozso ,  Philip Emma

发明人： Ferenc Bozso ,  Philip Emma

IPC分类号： H05K7/10

CPC分类号： G02B6/43 ,  G02B6/12004 ,  G02B6/124 ,  G02B6/3885 ,  G02B6/4246 ,  G02B6/4292 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2924/15311 ,  H05K1/0274 ,  H05K1/14 ,  H05K2201/044

摘要： An optically connectable circuit board and optical components mounted thereon. At least one component includes optical transceivers and provides an optical connection to the board. Electronic components may be directly connected to the board electrically or optically. Also, some electronic components may be indirectly connected optically to the board through intermediate optical components.

公开(公告)号：US20060069843A1

公开(公告)日：2006-03-30

申请号：US10955780

申请日：2004-09-30

申请人： Philip Emma ,  Allan Hartstein ,  Thomas Puzak ,  Moinuddin Khalil Qureshi

发明人： Philip Emma ,  Allan Hartstein ,  Thomas Puzak ,  Moinuddin Khalil Qureshi

IPC分类号： G06F12/00

CPC分类号： G06F12/0848 ,  G06F12/0886 ,  G06F12/0897 ,  G06F12/127

摘要： A memory system and method includes a cache having a filtered portion and an unfiltered portion. The filtered portion is divided into block sized components, and the unfiltered portion is divided into sub-block sized components. Blocks evicted from the filtered portion have selected sub-blocks thereof cached in the unfiltered portion for servicing requests.

摘要翻译： 存储器系统和方法包括具有滤波部分和未滤波部分的高速缓存。 经滤波的部分被分成块大小的分量，未滤波部分被划分成子块大小的分量。 从被过滤部分移出的块具有缓存在未过滤部分中的选定子块，用于维修请求。