公开(公告)号：US20080104164A1

公开(公告)日：2008-05-01

申请号：US11586810

申请日：2006-10-26

申请人： Himanshu Kaul ,  Mark A. Anders ,  Sanu Mathew ,  Ram Krishnamurthy

发明人： Himanshu Kaul ,  Mark A. Anders ,  Sanu Mathew ,  Ram Krishnamurthy

IPC分类号： G06F7/52

CPC分类号： G06F7/5324 ,  G06F2207/3828

摘要： A system may include M N-bit×N-bit multipliers to output M 2N-bit products in a redundant format, a compressor to receive the M 2N-bit products and to generate an MN-bit product in a redundant format based on the M 2N-bit products, and an adder block to receive the M 2N-bit products and the MN-bit product, to select one from the M 2N-bit products or the MN-bit product, and to resolve the selected one of the M 2N-bit products or the MN-bit product to a non-redundant format.

摘要翻译： 系统可以包括用于以冗余格式输出M 2N位产品的M N位×N位乘法器，用于接收M 2N位乘积并基于M 2N产生冗余格式的MN位乘积的压缩器 以及用于接收M 2N位乘积和MN位乘积的加法器块，从M 2N位乘积或MN位乘积中选择一个，并将所选择的一个M 2N 位产品或MN位产品为非冗余格式。

公开(公告)号：US07519646B2

公开(公告)日：2009-04-14

申请号：US11586810

申请日：2006-10-26

申请人： Himanshu Kaul ,  Mark A. Anders ,  Sanu Mathew ,  Ram Krishnamurthy

发明人： Himanshu Kaul ,  Mark A. Anders ,  Sanu Mathew ,  Ram Krishnamurthy

IPC分类号： G06F7/52

CPC分类号： G06F7/5324 ,  G06F2207/3828

摘要： A system may include M N-bit×N-bit multipliers to output M 2N-bit products in a redundant format, a compressor to receive the M 2N-bit products and to generate an MN-bit product in a redundant format based on the M 2N-bit products, and an adder block to receive the M 2N-bit products and the MN-bit product, to select one from the M 2N-bit products or the MN-bit product, and to resolve the selected one of the M 2N-bit products or the MN-bit product to a non-redundant format.

摘要翻译： 系统可以包括用于以冗余格式输出M 2N位产品的M N位×N位乘法器，用于接收M 2N位乘积并基于M 2N产生冗余格式的MN位乘积的压缩器 以及用于接收M 2N位乘积和MN位乘积的加法器块，从M 2N位乘积或MN位乘积中选择一个，并将所选择的一个M 2N 位产品或MN位产品为非冗余格式。

公开(公告)号：US07154300B2

公开(公告)日：2006-12-26

申请号：US10744084

申请日：2003-12-24

申请人： Mark A. Anders ,  Himanshu Kaul ,  Ram Krishnamurthy

发明人： Mark A. Anders ,  Himanshu Kaul ,  Ram Krishnamurthy

IPC分类号： H03K19/0175 ,  G06F13/00 ,  G11C7/00

CPC分类号： H04L25/0278 ,  H04L25/028

摘要： A dynamic bus architecture is provided. This may include an encoding circuit coupled to a bus line and a decoder circuit coupled to the bus line. The encoder circuit may receive an input signal and generate an encoded signal on the bus line. The decoder circuit may receive the encoded signal from the bus line and generate the original unencoded signal. The encoder circuit may include a first flip-flop circuit to store a previous input signal from the bus line based on a clocking signal from the bus line. Additionally, the decoder circuit may include a second flip-flop circuit having a clock input to receive the encoded signal from the bus line as a clocking input.

摘要翻译： 提供动态总线架构。 这可以包括耦合到总线线路的编码电路和耦合到总线线路的解码器电路。 编码器电路可以接收输入信号并在总线上生成编码信号。 解码器电路可以从总线接收编码信号并产生原始未编码信号。 编码器电路可以包括第一触发器电路，其基于来自总线的时钟信号来存储来自总线的先前输入信号。 此外，解码器电路可以包括具有时钟输入的第二触发器电路，以从总线接收编码信号作为时钟输入。

公开(公告)号：US20150280909A1

公开(公告)日：2015-10-01

申请号：US14227718

申请日：2014-03-27

申请人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

发明人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

IPC分类号： H04L9/08 ,  H04L9/14

CPC分类号： H04L9/0618 ,  G06F21/62 ,  G09C1/00 ,  H04L2209/24

摘要： A processor includes an input-circuit and a Simon block cipher. The Simon block cipher includes a data transformation circuit, a constant generator, and a key expansion circuit. The data transformation circuit includes logic to shift content of data storage registers. The key expansion circuit includes logic to determine a round key based upon an input symmetric key and data input, a previous round key, and a value from the constant generator. The constant generator includes logic to output a successive one of a list of constants each clock cycle, and to store the outputted constants in storage units. The number of storage units is less than the size of the list of constants.

摘要翻译： 处理器包括输入电路和西门子分组密码。 Simon分组密码包括数据变换电路，恒定发生器和密钥扩展电路。 数据变换电路包括移位数据存储寄存器的内容的逻辑。 密钥扩展电路包括基于输入对称密钥和数据输入，先前的循环密钥和来自常量发生器的值来确定循环密钥的逻辑。 常数发生器包括用于输出每个时钟周期的常数列表中的连续的一个的逻辑，并将输出的常数存储在存储单元中。 存储单元的数量小于常量列表的大小。

公开(公告)号：US20150071282A1

公开(公告)日：2015-03-12

申请号：US14129544

申请日：2013-09-06

申请人： Mark A. Anders ,  Gregory K Chen ,  Himanshu Kaul ,  Ram K Krishnamurthy ,  Shekhar Y Bokar

发明人： Mark A. Anders ,  Gregory K Chen ,  Himanshu Kaul ,  Ram K Krishnamurthy ,  Shekhar Y Bokar

IPC分类号： H04L12/64

CPC分类号： H04L12/6418 ,  G06F15/7825 ,  H04L49/109 ,  H04L49/251 ,  H04L49/252 ,  H04L49/9042

摘要： Techniques and mechanisms for performing circuit-switched routing and packet-switched routing for network communication. In an embodiment, a router evaluates control information of a packet received by the router, the evaluation to detect whether the packet includes data for a sideband communication. Based on the evaluation, the router performs a selection from among a plurality of modes of the router, the plurality of modes including a first mode to route the packet for packet-switched communication of sideband data in a network. The plurality of modes also includes a second mode to configure a circuit-switched channel according to the packet. In another embodiment, the router determines a direction for routing a packet in a hierarchical network, wherein the determining of the direction is based on a level of the router in a hierarchy of the hierarchical network.

摘要翻译： 用于执行电路交换路由和分组交换路由以用于网络通信的技术和机制。 在一个实施例中，路由器评估由路由器接收的分组的控制信息，评估以检测分组是否包括用于边带通信的数据。 基于该评估，路由器从路由器的多个模式中进行选择，该多个模式包括在网络中路由用于边带数据的分组交换通信的分组的第一模式。 多个模式还包括根据分组配置电路交换信道的第二模式。 在另一个实施例中，路由器确定用于在分层网络中路由分组的方向，其中所述方向的确定基于所述分级网络的层级中的路由器的级别。

公开(公告)号：US20150220470A1

公开(公告)日：2015-08-06

申请号：US14126910

申请日：2013-06-28

申请人： Gregory K. Chen ,  Mark A. Anders ,  Himanshu Kaul ,  Sudhir K. Satpathy ,  Ram K. Krishnamurthy

发明人： Gregory K. Chen ,  Mark A. Anders ,  Himanshu Kaul ,  Sudhir K. Satpathy ,  Ram K. Krishnamurthy

IPC分类号： G06F13/40 ,  G06F13/42

CPC分类号： G06F13/4022 ,  G06F13/4282 ,  G06F15/7825 ,  H04L12/46 ,  H04L49/109 ,  H04L67/10 ,  Y02D10/12 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： In an embodiment, a router includes multiple input ports and output ports, where the router is of a source-synchronous hybrid network on chip (NoC) to enable communication between routers of the NoC based on transitions in control flow signals communicated between the routers. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，路由器包括多个输入端口和输出端口，其中路由器是源同步混合网络片上（NoC），以基于在路由器之间传送的控制流信号中的转换来实现NoC的路由器之间的通信。 描述和要求保护其他实施例。

公开(公告)号：US20140105303A1

公开(公告)日：2014-04-17

申请号：US13649560

申请日：2012-10-11

申请人： Himanshu Kaul ,  Mark A. Anders ,  Ram K. Krishnamurthy

发明人： Himanshu Kaul ,  Mark A. Anders ,  Ram K. Krishnamurthy

IPC分类号： H04N7/32

CPC分类号： H04N19/43 ,  H04N19/567

摘要： In accordance with some embodiments, the complexity of motion estimation algorithms that use Haar, SAD and Hadamard transforms may be reduced. In some embodiments, the number of summations may be reduced compared to existing techniques and some of the existing summations may be replaced with compare operations. In some embodiments, additions are replaced with compares in order to balance delay and area or energy or power considerations.

摘要翻译： 根据一些实施例，可以减少使用Haar，SAD和Hadamard变换的运动估计算法的复杂度。 在一些实施例中，与现有技术相比可以减少求和的数量，并且可以用比较操作来替换一些现有的求和。 在一些实施例中，为了平衡延迟和面积或能量或功率考虑，用比较代替添加。

公开(公告)号：US09473296B2

公开(公告)日：2016-10-18

申请号：US14227718

申请日：2014-03-27

申请人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

发明人： Sanu K. Mathew ,  Himanshu Kaul ,  Mark A. Anders

IPC分类号： H04L9/06 ,  G06F21/62 ,  G09C1/00

CPC分类号： H04L9/0618 ,  G06F21/62 ,  G09C1/00 ,  H04L2209/24

摘要： A processor includes an input-circuit and a Simon block cipher. The Simon block cipher includes a data transformation circuit, a constant generator, and a key expansion circuit. The data transformation circuit includes logic to shift content of data storage registers. The key expansion circuit includes logic to determine a round key based upon an input symmetric key and data input, a previous round key, and a value from the constant generator. The constant generator includes logic to output a successive one of a list of constants each clock cycle, and to store the outputted constants in storage units. The number of storage units is less than the size of the list of constants.

摘要翻译： 处理器包括输入电路和西门子分组密码。 Simon分组密码包括数据变换电路，恒定发生器和密钥扩展电路。 数据变换电路包括移位数据存储寄存器的内容的逻辑。 密钥扩展电路包括基于输入对称密钥和数据输入，先前的循环密钥和来自常量发生器的值来确定循环密钥的逻辑。 常数发生器包括用于输出每个时钟周期的常数列表中的连续的一个的逻辑，并将输出的常数存储在存储单元中。 存储单元的数量小于常量列表的大小。

公开(公告)号：US07380099B2

公开(公告)日：2008-05-27

申请号：US10956164

申请日：2004-09-30

申请人： Sanu K. Mathew ,  Mark A. Anders ,  Sarvesh H. Kulkarni ,  Ram Krishnamurthy

发明人： Sanu K. Mathew ,  Mark A. Anders ,  Sarvesh H. Kulkarni ,  Ram Krishnamurthy

IPC分类号： G06F12/00

CPC分类号： G06F7/507 ,  G06F7/508

摘要： A method and apparatus for an address generation circuit. In one embodiment, the method includes computing a carry-in for at least one group of a predetermined number of bits of a propagate and a generate signal formed from a plurality of logical address components. Once the carry-in is computed, a plurality of conditional sums are generated for a logic 0 carry-in and a logic 1 carry-in. Subsequently, a sum is selected from the plurality of conditional sums to form a first portion of an effective address from the logical address components in a first stage and a second portion of the effective address in a second stage. In one embodiment, a fully dynamic high-performance sparse tree adder circuit that generates one in four carries, is used to form an address generation circuit, in accordance with one embodiment. Other embodiments are described and claimed.

摘要翻译： 一种用于地址产生电路的方法和装置。 在一个实施例中，该方法包括计算由多个逻辑地址分量形成的传播信号和生成信号的预定位数的至少一组的进位。 一旦计算了进位，则为逻辑0进位和逻辑1进位产生多个条件和。 随后，从多个条件和中选出一个和，以在第二阶段中的第一阶段的逻辑地址分量和有效地址的第二部分中形成有效地址的第一部分。 在一个实施例中，根据一个实施例，使用产生四分之一载波的完全动态的高性能稀疏树加法器电路来形成地址生成电路。 描述和要求保护其他实施例。

公开(公告)号：US07196546B2

公开(公告)日：2007-03-27

申请号：US10748833

申请日：2003-12-30

申请人： Mark A. Anders ,  Peter Caputa ,  Ram Krishnamurthy

发明人： Mark A. Anders ,  Peter Caputa ,  Ram Krishnamurthy

IPC分类号： H03K19/0175

CPC分类号： H03K19/018521 ,  H03K3/356139 ,  H04L25/028 ,  H04L25/0292

摘要： According to some embodiments, provided are a static low-swing driver circuit to receive a full-swing input signal, to convert the full-swing input signal to a low-swing signal, and to transmit the low-swing signal, and a dynamic receiver circuit to receive the low-swing signal and to convert the low-swing signal to a full-swing signal. Also provided may be an interconnect coupled to the driver circuit and to the receiver circuit, the interconnect not comprising a repeater and to receive the low-swing signal from the driver circuit and to transmit the low-swing signal to the receiver circuit.

摘要翻译： 根据一些实施例，提供了一种用于接收全摆幅输入信号，将全摆幅输入信号转换为低摆幅信号并传输低回转信号的静态低摆幅驱动器电路，以及动态 接收器电路来接收低摆动信号并将低摆幅信号转换成全摆幅信号。 还可以提供耦合到驱动器电路和接收器电路的互连，互连不包括中继器并且接收来自驱动器电路的低摆动信号并且将低回转信号发送到接收器电路。