公开(公告)号：US20140245105A1

公开(公告)日：2014-08-28

申请号：US13910591

申请日：2013-06-05

申请人： Hoi-ju CHUNG ,  Su-A KIM ,  Mu-Jin SEO ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

发明人： Hoi-ju CHUNG ,  Su-A KIM ,  Mu-Jin SEO ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

IPC分类号： G06F11/10

CPC分类号： G06F3/0659 ,  G06F3/0604 ,  G06F3/0679 ,  G06F11/073 ,  G06F11/076 ,  G06F11/079 ,  G06F11/0793 ,  G06F11/1008 ,  G06F11/1048 ,  G06F11/1068 ,  G06F11/1076 ,  G11C11/409 ,  G11C29/52 ,  G11C29/783

摘要： A memory controller includes a controller input/output circuit configured to output a first command to read first data, and output a second command to read an error corrected portion of the first data. A memory device includes: an error detector, a data storage circuit and an error correction circuit. The error detector is configured to detect a number of error bits in data read from a memory cell in response to a first command. The data storage circuit is configured to store the read data if the detected number of error bits is greater than or equal to a first threshold value. The error correction circuit is configured to correct the stored data.

摘要翻译： 存储器控制器包括：控制器输入/输出电路，被配置为输出第一命令以读取第一数据，并输出第二命令以读取第一数据的纠错部分。 存储装置包括：误差检测器，数据存储电路和纠错电路。 错误检测器被配置为响应于第一命令来检测从存储器单元读取的数据中的错误位数。 如果检测到的错误比特数大于或等于第一阈值，则数据存储电路被配置为存储读取数据。 误差校正电路被配置为校正存储的数据。

公开(公告)号：US20150049570A1

公开(公告)日：2015-02-19

申请号：US14450537

申请日：2014-08-04

申请人： Sung-Hyun LEE ,  Jun-Hee YOO ,  Dong-Soo KANG ,  Sua KIM ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

发明人： Sung-Hyun LEE ,  Jun-Hee YOO ,  Dong-Soo KANG ,  Sua KIM ,  Hak-Soo YU ,  Jae-Youn YOUN ,  Hyo-Jin CHOI

IPC分类号： G11C8/08 ,  G11C8/10

CPC分类号： G11C8/08 ,  G11C7/1042 ,  G11C7/12 ,  G11C8/10

摘要： In one embodiment, the memory device includes at least one memory bank including first and second subbanks, and control logic configured to control storing data into the memory bank. The control logic is configured to activate the first subbank and to precharge the second subbank in response to a first activate command for the first subbank.

摘要翻译： 在一个实施例中，存储器件包括至少一个包括第一和第二子库的存储体，以及被配置为控制将数据存储到存储体中的控制逻辑。 控制逻辑被配置为响应于第一子银行的第一激活命令来激活第一子库并且预充电第二子库。

公开(公告)号：US20150364178A1

公开(公告)日：2015-12-17

申请号：US14677991

申请日：2015-04-03

申请人： Chan-Kyung KIM ,  Kee-Won KWON ,  Su-A KIM ,  Chul-Woo PARK ,  Jae-Youn YOUN

发明人： Chan-Kyung KIM ,  Kee-Won KWON ,  Su-A KIM ,  Chul-Woo PARK ,  Jae-Youn YOUN

IPC分类号： G11C11/16 ,  G11C5/08

CPC分类号： G11C11/16 ,  G11C5/025 ,  G11C5/08 ,  G11C7/065 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/4091 ,  G11C13/0023 ,  G11C13/004 ,  G11C2013/0042 ,  G11C2213/79 ,  G11C2213/82

摘要： A memory core of a resistive type memory device includes at least a first resistive type memory cell coupled to a bit-line, a first resistance to voltage converter and a bit-line sense amplifier. The first resistance to voltage converter is coupled to the bit-line at a first node. The first resistance to voltage converter converts a resistance of the first resistive type memory cell to a corresponding voltage based on a read column selection signal. The bit-line sense amplifier is coupled to the bit-line at the first node and is coupled to a complementary bit-line at a second node. The bit-line sense amplifier senses and amplifies a voltage difference of the bit-line and the complementary bit-line in response to a sensing control signal.

摘要翻译： 电阻型存储器件的存储核心至少包括耦合到位线的第一电阻型存储单元，第一电阻转换器和位线读出放大器。 第一电阻转换器在第一节点处耦合到位线。 第一电阻转换器基于读列选择信号将第一电阻型存储单元的电阻转换成相应的电压。 位线读出放大器耦合到第一节点处的位线，并且耦合到第二节点处的互补位线。 位线检测放大器响应于感测控制信号而感测和放大位线和互补位线的电压差。

公开(公告)号：US20060256628A1

公开(公告)日：2006-11-16

申请号：US11459896

申请日：2006-07-25

申请人： Jae-Hoon KIM ,  Jae-Youn YOUN

发明人： Jae-Hoon KIM ,  Jae-Youn YOUN

IPC分类号： G11C5/14

CPC分类号： G11C5/147 ,  G11C8/12 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/40622

摘要： An internal voltage generator includes a control section and a switchable internal voltage generating circuit. The control section generates a control signal in response to a bank activation command and a bank activation signal for enabling memory banks. The internal voltage generating circuit receives a reference voltage, and responds to the control signal to output an internal voltage equal to the reference voltage. The control signal is enabled when the bank activation command and the bank activation signal are concurrently enabled. The bank activation signal is generated in response to a partial array self refresh (PASR) signal. The internal voltage may be supplied to banks selected by the bank PASR signal, thereby enabling refresh operations in the entire bank, or an internal voltage adequate to partially enable refresh operations in all the banks may be supplied. Thus, unnecessary power consumption may be effectively controlled.

摘要翻译： 内部电压发生器包括控制部分和可切换内部电压产生电路。 控制部分响应于存储体激活命令和用于使能存储体的存储体激活信号产生控制信号。 内部电压产生电路接收参考电压，并响应于控制信号输出等于参考电压的内部电压。 当组激活命令和存储体激活信号同时使能时，控制信号被使能。 响应于部分阵列自刷新（PASR）信号产生存储体激活信号。 可以将内部电压提供给由存储体PASR信号选择的存储体，从而使得能够在整个存储体中进行刷新操作，或者可以提供足以部分地实现所有存储体中的刷新操作的内部电压。 因此，可以有效地控制不必要的功率消耗。