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    Method and apparatus for controlling the output current provided by a charge pump circuit
    2.
    发明授权
    Method and apparatus for controlling the output current provided by a charge pump circuit 失效
    用于控制由电荷泵电路提供的输出电流的方法和装置

    公开(公告)号：US5442586A

    公开(公告)日：1995-08-15

    申请号：US119425

    申请日：1993-09-10

    申请人： Jahanshir J. Javanifard ,  Albert Fazio ,  Robert E. Larsen ,  James Brennan, Jr. ,  Kerry D. Tedrow

    发明人： Jahanshir J. Javanifard ,  Albert Fazio ,  Robert E. Larsen ,  James Brennan, Jr. ,  Kerry D. Tedrow

    IPC分类号： G11C16/30 ,  G11C16/06

    CPC分类号： G11C16/30

    摘要： An integrated circuit which provides an arrangement by which the source of voltage for erasing the flash EEPROM memory array is detected and, if the source is a charge pump, the current provided is held to a constant lower value while, if the source is an external high voltage source, then the current is allowed to flow freely without regulation except by the size of a field effect transistor device in the path from the source of voltage to the memory array. In this manner, the circuitry is adapted to function with either internal or external power sources without paying a performance penalty for either type of operation.

    摘要翻译： 一种集成电路，其提供用于擦除闪存EEPROM存储器阵列的电压源的布置，并且如果源是电荷泵，则所提供的电流被保持为恒定的较低值，而如果源是外部 高电压源，则允许电流自由地流动而不受调节，除了在从电压源到存储器阵列的路径中的场效应晶体管器件的尺寸。 以这种方式，电路适于与内部或外部电源一起工作，而不会对任一类型的操作造成性能损失。

    Method and apparatus for fast production programming and low-voltage in-system writes for programmable logic device
    5.
    发明授权
    Method and apparatus for fast production programming and low-voltage in-system writes for programmable logic device 失效
    用于可编程逻辑器件的快速生产编程和低压系统写入的方法和装置

    公开(公告)号：US6150835A

    公开(公告)日：2000-11-21

    申请号：US75430

    申请日：1998-05-08

    申请人： Peter K. Hazen ,  Sandeep K. Guliani ,  Robert E. Larsen

    发明人： Peter K. Hazen ,  Sandeep K. Guliani ,  Robert E. Larsen

    IPC分类号： G11C7/00 ,  G05F1/10 ,  G05F3/02 ,  H03K19/173 ,  H03K19/177 ,  H01L25/00 ,  H03K5/22

    CPC分类号： H03K19/17748 ,  H03K19/1778

    摘要： A programmable logic device that includes a voltage input and a detection circuit coupled to the voltage input is described. The detection circuit detects whether a voltage applied to the voltage input exceeds a predetermined value. The programmable logic device also includes a configuration circuit coupled to the detection circuit. The configuration circuit configures the programmable logic device to receive a current sufficient for program and erase operations through the voltage input in response to the detection circuit detecting that the voltage exceeds the predetermined value.

    摘要翻译： 描述了包括电压输入和耦合到电压输入的检测电路的可编程逻辑器件。 检测电路检测施加到电压输入的电压是否超过预定值。 可编程逻辑器件还包括耦合到检测电路的配置电路。 配置电路配置可编程逻辑器件，以响应于检测电路检测到电压超过预定值，通过电压输入接收足以进行编程和擦除操作的电流。

    Ultra-low noise port output driver circuit
    6.
    发明授权
    Ultra-low noise port output driver circuit 失效
    超低噪声端口输出驱动电路

    公开(公告)号：US5170073A

    公开(公告)日：1992-12-08

    申请号：US782395

    申请日：1991-10-24

    申请人： Michael G. Hahn ,  Joseph H. Salmon ,  Robert E. Larsen

    发明人： Michael G. Hahn ,  Joseph H. Salmon ,  Robert E. Larsen

    IPC分类号： H03K17/16

    CPC分类号： H03K17/164

    摘要： A circuit for providing digital output signals carrying large amounts of currents without generating large transients including apparatus for providing a first current path for providing current at a first rate and a first polarity, apparatus for providing a second current path for providing current at the first rate and the first polarity after a first delay, and apparatus for providing a third current path for providing current of the first polarity at a rate greater than the first rate and sufficient for a load connected thereto after a second delay equal to the first delay whereby the current available at the load has built to a level sufficient to sustain the load prior to the provision of the third current.

    摘要翻译： 一种用于提供承载大量电流的数字输出信号而不产生大的瞬变的电路，包括用于提供用于以第一速率和第一极性提供电流的第一电流路径的装置，用于提供用于以第一速率提供电流的第二电流路径的装置 以及第一延迟后的第一极性的装置，以及用于提供第三电流路径的装置，用于以比第一速率大的速率提供第一极性的电流，并且在等于第一延迟的第二延迟之后足以连接到其上的负载 在负载下可用的电流已建立到足以在提供第三电流之前维持负载的电平。

    Self-configuring interface architecture on flash memories
    7.
    发明授权
    Self-configuring interface architecture on flash memories 失效
    闪存上的自配置接口架构

    公开(公告)号：US5933026A

    公开(公告)日：1999-08-03

    申请号：US834026

    申请日：1997-04-11

    申请人： Robert E. Larsen ,  Harry Q. Pon ,  Sanjay Talreja ,  Marcus E. Landgraf ,  Ranjeet Alexis

    发明人： Robert E. Larsen ,  Harry Q. Pon ,  Sanjay Talreja ,  Marcus E. Landgraf ,  Ranjeet Alexis

    IPC分类号： G11C5/14 ,  G11C7/10 ,  H03K19/0185

    CPC分类号： G11C7/1057 ,  G11C5/14 ,  G11C7/1051 ,  G11C7/1078 ,  H03K19/018585

    摘要： A low-power interface for nonvolatile writeable memory is described. The interface includes an input buffer and an output buffer. The input buffer receives input signals having one of a number of pairs of logic levels. The input buffer is coupled to the nonvolatile writeable memory and coupled to the same power supply as the nonvolatile writeable memory. The input buffer translates the input signals received to the signal level used by the nonvolatile writeable memory. The output buffer is coupled to the nonvolatile writeable memory and is coupled to a different power supply from the input buffer and the nonvolatile writeable memory. The output buffer translates the signals received from the nonvolatile writeable memory to the same signal levels as the input signal. The input buffer and output buffer utilize input/output signals having logic levels compatible with complementary metal-oxide semiconductor (CMOS) technology.

    摘要翻译： 描述了用于非易失性可写存储器的低功率接口。 该接口包括一个输入缓冲区和一个输出缓冲区。 输入缓冲器接收具有多对逻辑电平中的一个的输入信号。 输入缓冲器耦合到非易失性可写存储器并且耦合到与非易失性可写存储器相同的电源。 输入缓冲器将接收到的输入信号转换为由非易失性可写存储器使用的信号电平。 输出缓冲器耦合到非易失性可写存储器，并且被耦合到来自输入缓冲器和非易失性可写存储器的不同电源。 输出缓冲器将从非易失性可写存储器接收的信号转换为与输入信号相同的信号电平。 输入缓冲器和输出缓冲器利用具有与互补金属氧化物半导体（CMOS）技术兼容的逻辑电平的输入/输出信号。

    Port expander architecture for mapping a first set of addresses to external memory and mapping a second set of addresses to an I/O port
    8.
    发明授权
    Port expander architecture for mapping a first set of addresses to external memory and mapping a second set of addresses to an I/O port 失效
    端口扩展器架构，用于将第一组地址映射到外部存储器，并将第二组地址映射到I / O端口

    公开(公告)号：US5243700A

    公开(公告)日：1993-09-07

    申请号：US898190

    申请日：1992-06-12

    申请人： Robert E. Larsen ,  Khandker N. Quader ,  Joseph H. Salmon ,  Terry L. Kendall

    发明人： Robert E. Larsen ,  Khandker N. Quader ,  Joseph H. Salmon ,  Terry L. Kendall

    IPC分类号： G06F13/12

    CPC分类号： G06F13/126

    摘要： A port expander for providing an external memory to be used with a microcontroller but recapturing the use of I/O ports which are lost due to the coupling of the memory. Two ports are coupled to the microcontroller for transfer of address and data information. An EPROM in the port expander provides the external memory while a special function register is used to couple data to and from two I/O ports. A configuration register provides programmability of which address values address the memory and which address values address the special function registers.

    摘要翻译： 一种端口扩展器，用于提供要与微控制器一起使用的外部存储器，但是重新捕获由于存储器的耦合而丢失的I / O端口的使用。 两个端口耦合到微控制器以传送地址和数据信息。 端口扩展器中的EPROM提供外部存储器，而使用特殊功能寄存器将数据耦合到两个I / O端口和从两个I / O端口耦合数据。 配置寄存器提供哪些地址值可寻址存储器的可编程性，哪些地址值用于寻址特殊功能寄存器。

    Test mode enable scheme for memory
    9.
    发明授权
    Test mode enable scheme for memory 失效
    内存测试模式使能方案

    公开(公告)号：US5077738A

    公开(公告)日：1991-12-31

    申请号：US707241

    申请日：1991-05-22

    申请人： Robert E. Larsen ,  Khandker N. Quader ,  Joseph H. Salmon

    发明人： Robert E. Larsen ,  Khandker N. Quader ,  Joseph H. Salmon

    IPC分类号： G11C29/46

    CPC分类号： G11C29/46

    摘要： A test mode enable circuit in which a test mode code is written to one latch and a test mode enable code is written to a second latch. The test mode enable code is compared to preprogrammed values stored in the enable circuit. When the test mode enable code matches the preprogrammed value, a presence of a high voltage activates a test mode enable signal for entering the test mode. The latched test mode code is then used to perform the desired test. Additionally a pulsewidth detector is used as a filter to permit only high voltages of a minimum pulsewidth duration to activate the enable signal thereby preventing false triggering.

    摘要翻译： 一种测试模式使能电路，其中将测试模式代码写入一个锁存器，并将测试模式使能代码写入第二个锁存器。 将测试模式使能代码与存储在使能电路中的预编程值进行比较。 当测试模式使能代码与预编程值匹配时，高电压的存在激活测试模式使能信号以进入测试模式。 然后使用锁存的测试模式代码执行所需的测试。 此外，脉冲宽度检测器被用作滤波器，以仅允许最小脉冲宽度持续时间的高电压来激活使能信号从而防止错误触发。