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    Simultaneous transmission and reception of signals in different frequency bands over a bus line
    2.
    发明授权
    Simultaneous transmission and reception of signals in different frequency bands over a bus line 有权
    在总线上同时发送和接收不同频段的信号

    公开(公告)号：US07177288B2

    公开(公告)日：2007-02-13

    申请号：US09998008

    申请日：2001-11-28

    申请人： Stephen R. Mooney ,  Aaron K. Martin ,  Matthew B. Haycock ,  Bryan K. Casper ,  Shekhar Y. Borkar ,  Joseph T. Kennedy ,  James E. Jaussi

    发明人： Stephen R. Mooney ,  Aaron K. Martin ,  Matthew B. Haycock ,  Bryan K. Casper ,  Shekhar Y. Borkar ,  Joseph T. Kennedy ,  James E. Jaussi

    IPC分类号： H04L5/14

    CPC分类号： H04L5/1423

    摘要： A device includes a bus, a first transmitter connected to the bus and configured to transmit a first signal over the bus in a first frequency band, a second transmitter connected to the bus and configured to transmit a second signal over the bus in a second frequency band at the same time that the first transmitter is transmitting the first signal, a first receiver connected to the bus and configured to receive the first signal transmitted over the bus in the first frequency band, and a second receiver connected to the bus and configured to receive the second signal transmitted over the bus in the second frequency band. The first frequency band and the second frequency band occupy different portions of the frequency spectrum.

    摘要翻译： 一种设备包括总线，连接到总线的第一发射机，并且被配置为在第一频带中通过总线传输第一信号，第二发射器连接到总线并且被配置为以第二频率通过总线发送第二信号 与第一发射机正在发送第一信号的同时，连接到总线并被配置为接收通过总线在第一频带中发送的第一信号的第一接收机和连接到总线的第二接收机，并且被配置为 接收在第二频带中通过总线发送的第二信号。 第一频带和第二频带占据频谱的不同部分。

    Memory pass-band signaling
    6.
    发明授权
    Memory pass-band signaling 有权
    存储器通带信令

    公开(公告)号：US06845424B2

    公开(公告)日：2005-01-18

    申请号：US10062034

    申请日：2002-01-31

    申请人： Bryan K. Casper ,  Shekhar Y. Borkar ,  Stephen R. Mooney ,  Aaron K. Martin ,  Joseph T. Kennedy ,  Matthew B. Haycock ,  James E. Jaussi

    发明人： Bryan K. Casper ,  Shekhar Y. Borkar ,  Stephen R. Mooney ,  Aaron K. Martin ,  Joseph T. Kennedy ,  Matthew B. Haycock ,  James E. Jaussi

    IPC分类号： G06F12/06 ,  G06F12/00

    CPC分类号： G06F12/06

    摘要： A memory system provides includes multiple memory devices or banks of memory devices that are assigned frequency pass-bands. Each memory device includes frequency translation circuitry to up-convert and down-convert data signals to and from the assigned frequency pass-band. Some embodiments include simultaneous bidirectional communications between memory devices and a controller by assigning multiple frequency pass-bands to each memory device or bank of memory devices. A memory system substrate is provided with bandpass filters between memory device footprints and other device footprints.

    摘要翻译： 存储器系统提供包括分配有频率通带的多个存储器件或存储器器件组。 每个存储器件包括频率转换电路，用于将数据信号上变频和下转换到分配的频率通带。 一些实施例包括通过将多个频率通带分配给每个存储器件或存储器组来同时在存储器件与控制器之间进行双向通信。 存储器系统基板在存储器件占用面积和其它器件占用面积之间提供带通滤波器。

    Sampling pulse generation
    7.
    发明授权
    Sampling pulse generation 有权
    采样脉冲发生

    公开(公告)号：US06747490B1

    公开(公告)日：2004-06-08

    申请号：US10328205

    申请日：2002-12-23

    申请人： James E. Jaussi ,  Bryan K. Casper ,  Joseph T. Kennedy ,  Stephen R. Mooney

    发明人： James E. Jaussi ,  Bryan K. Casper ,  Joseph T. Kennedy ,  Stephen R. Mooney

    IPC分类号： H03K3289

    CPC分类号： H04L25/028 ,  H03K3/356139 ,  H03K3/35625 ,  H04L25/0272 ,  H04L25/0292

    摘要： According to some embodiments, a circuit provides a first set of one or more flip-flops to receive a low-swing differential clock, and a second set of one or more flip-flops to receive the low-swing differential clock. One of the one or more flip-flops of the first set is to generate a first CMOS-level sampling pulse for each cycle of the low-swing differential clock, and wherein one of the one or more flip-flops of the second set is to generate a second CMOS-level sampling pulse for each cycle of the low-swing differential clock.

    摘要翻译： 根据一些实施例，电路提供第一组一个或多个触发器以接收低摆幅差分时钟，以及第二组一个或多个触发器来接收低摆幅差分时钟。 第一组的一个或多个触发器中的一个是为低摆动差分时钟的每个周期产生第一CMOS电平采样脉冲，并且其中第二组的一个或多个触发器中的一个是 以产生低回波差分时钟的每个周期的第二CMOS电平采样脉冲。

    RATE SCALABLE CONNECTOR FOR HIGH BANDWIDTH CONSUMER APPLICATIONS
    10.
    发明申请
    RATE SCALABLE CONNECTOR FOR HIGH BANDWIDTH CONSUMER APPLICATIONS 有权
    用于高带宽消费者应用的速率可调连接器

    公开(公告)号：US20140357128A1

    公开(公告)日：2014-12-04

    申请号：US13997096

    申请日：2011-12-14

    申请人： James E. Jaussi ,  Stephen R. Mooney ,  Howard L. Heck ,  Bruce E. Pederson ,  Bryan K. Casper

    发明人： James E. Jaussi ,  Stephen R. Mooney ,  Howard L. Heck ,  Bruce E. Pederson ,  Bryan K. Casper

    IPC分类号： H01R13/66 ,  H01R24/62

    CPC分类号： H01R24/64 ,  H01R12/721 ,  H01R13/66 ,  H01R13/6658 ,  H01R24/28 ,  H01R24/62 ,  H01R2107/00

    摘要： Methods and systems may include an input/output (IO) interface that has an integrated buffer, a housing and a substrate disposed within the housing. The substrate may include a first side, a second side and a connection edge. The integrated buffer can be coupled to at least one of the first side and the second side of the substrate. A plurality of rows of contacts may be coupled to the first side of the substrate. Each row of contacts can be stacked substantially parallel to the connection edge. The substrate may have power outputs coupled thereto and the integrated buffer can include a voltage regulator that has a supply output coupled to the power outputs.

    摘要翻译： 方法和系统可以包括具有集成缓冲器的输入/输出（IO）接口，壳体和设置在壳体内的基板。 衬底可以包括第一侧，第二侧和连接边缘。 集成缓冲器可以耦合到衬底的第一侧和第二侧中的至少一个。 多个触点列可以耦合到衬底的第一侧。 每排触点可以基本上平行于连接边缘堆叠。 衬底可以具有耦合到其上的功率输出，并且集成缓冲器可以包括具有耦合到功率输出的电源输出的电压调节器。