公开(公告)号：US08352646B2

公开(公告)日：2013-01-08

申请号：US12969651

申请日：2010-12-16

申请人： Jason A. Cox ,  Omer Heymann ,  Nadav Levison ,  Kevin C. Lin ,  Eric F. Robinson

发明人： Jason A. Cox ,  Omer Heymann ,  Nadav Levison ,  Kevin C. Lin ,  Eric F. Robinson

IPC分类号： G06F13/28

CPC分类号： G06F12/084 ,  G06F12/0877 ,  Y02D10/13

摘要： Methods and apparatuses are disclosed for direct access to cache memory. Embodiments include receiving, by a direct access manager that is coupled to a cache controller for a cache memory, a region scope zero command describing a region scope zero operation to be performed on the cache memory; in response to receiving the region scope zero command, generating a direct memory access region scope zero command, the direct memory access region scope zero command having an operation code and an identification of the physical addresses of the cache memory on which the operation is to be performed; sending the direct memory access region scope zero command to the cache controller for the cache memory; and performing, by the cache controller, the direct memory access region scope zero operation in dependence upon the operation code and the identification of the physical addresses of the cache memory.

摘要翻译： 公开了用于直接访问高速缓冲存储器的方法和装置。 实施例包括由连接到用于高速缓存存储器的高速缓存控制器的直接访问管理器接收描述要对高速缓存存储器执行的区域范围零操作的区域范围零命令; 响应于接收到区域范围零命令，生成直接存储器访问区域范围零命令，直接存储器访问区域范围零命令具有操作代码和操作所在的高速缓冲存储器的物理地址的标识 执行 将直接存储器访问区范围零命令发送到高速缓存存储器的高速缓存控制器; 并且由缓存控制器根据操作代码和高速缓冲存储器的物理地址的识别来执行直接存储器访问区域范围零操作。

公开(公告)号：US20120159082A1

公开(公告)日：2012-06-21

申请号：US12969651

申请日：2010-12-16

申请人： Jason A. Cox ,  Omer Heymann ,  Nadav Levison ,  Kevin C. Lin ,  Eric F. Robinson

发明人： Jason A. Cox ,  Omer Heymann ,  Nadav Levison ,  Kevin C. Lin ,  Eric F. Robinson

IPC分类号： G06F12/08

CPC分类号： G06F12/084 ,  G06F12/0877 ,  Y02D10/13

摘要： Methods and apparatuses are disclosed for direct access to cache memory. Embodiments include receiving, by a direct access manager that is coupled to a cache controller for a cache memory, a region scope zero command describing a region scope zero operation to be performed on the cache memory; in response to receiving the region scope zero command, generating a direct memory access region scope zero command, the direct memory access region scope zero command having an operation code and an identification of the physical addresses of the cache memory on which the operation is to be performed; sending the direct memory access region scope zero command to the cache controller for the cache memory; and performing, by the cache controller, the direct memory access region scope zero operation in dependence upon the operation code and the identification of the physical addresses of the cache memory.

摘要翻译： 公开了用于直接访问高速缓冲存储器的方法和装置。 实施例包括由连接到用于高速缓存存储器的高速缓存控制器的直接访问管理器接收描述要对高速缓存存储器执行的区域范围零操作的区域范围零命令; 响应于接收到区域范围零命令，生成直接存储器访问区域范围零命令，直接存储器访问区域范围零命令具有操作代码和操作所在的高速缓冲存储器的物理地址的标识 执行 将直接存储器访问区范围零命令发送到高速缓存存储器的高速缓存控制器; 并且由缓存控制器根据操作代码和高速缓冲存储器的物理地址的识别来执行直接存储器访问区域范围零操作。

公开(公告)号：US20120203946A1

公开(公告)日：2012-08-09

申请号：US13023141

申请日：2011-02-08

申请人： Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Eric F. Robinson

发明人： Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Eric F. Robinson

IPC分类号： G06F13/00

CPC分类号： G06F13/00 ,  G06F13/1657 ,  G06F13/37

摘要： A novel and useful cost effective mechanism for detecting the livelock/starvation of transactions in a ring shaped interconnect that utilizes minimal logic resources. Rather than monitor all transactions concurrently in the ring, the mechanism monitors only a single transaction in the ring. A sampling point is located at a point in the ring which contains a set of N latches. If the monitored transaction is not being starved, it is released and the detection logic moves on the next candidate transaction in round robin fashion. If the monitored transaction passes the sampling point a threshold number of times, it is deemed to be starved and a starvation prevention handling procedure is activated. By traversing the entire ring a single transaction at a time, all starving transactions will eventually be detected with an upper limit on the detection time of O(N2).

摘要翻译： 一种用于检测利用最小逻辑资源的环形互连中的事务的活动锁定/饥饿的新颖且有用的成本有效的机制。 而不是在环中同时监视所有事务，机制仅监视环中的单个事务。 采样点位于环中的一个包含一组N个锁存器的点上。 如果监控的事务没有被饿死，则它被释放，并且检测逻辑以循环方式在下一候选事务上移动。 如果被监控的事务通过采样点一个阈值次数，则认为它是饥饿的，并且激活了一个饥饿预防处理过程。 通过遍历整个环一次一个交易，所有的饥饿交易最终将被检测到O（N2）的检测时间的上限。

公开(公告)号：US08850095B2

公开(公告)日：2014-09-30

申请号：US13023141

申请日：2011-02-08

申请人： Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Eric F. Robinson

发明人： Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Eric F. Robinson

IPC分类号： G06F13/00 ,  G06F15/16

CPC分类号： G06F13/00 ,  G06F13/1657 ,  G06F13/37

摘要： A novel and useful cost effective mechanism for detecting the livelock/starvation of transactions in a ring shaped interconnect that utilizes minimal logic resources. Rather than monitor all transactions concurrently in the ring, the mechanism monitors only a single transaction in the ring. A sampling point is located at a point in the ring which contains a set of N latches. If the monitored transaction is not being starved, it is released and the detection logic moves on the next candidate transaction in round robin fashion. If the monitored transaction passes the sampling point a threshold number of times, it is deemed to be starved and a starvation prevention handling procedure is activated. By traversing the entire ring a single transaction at a time, all starving transactions will eventually be detected with an upper limit on the detection time of O(N2).

摘要翻译： 一种用于检测利用最小逻辑资源的环形互连中的事务的活动锁定/饥饿的新颖且有用的成本有效的机制。 而不是在环中同时监视所有事务，机制仅监视环中的单个事务。 采样点位于环中的一个包含一组N个锁存器的点上。 如果监控的事务没有被饿死，则它被释放，并且检测逻辑以循环方式在下一候选事务上移动。 如果被监控的事务通过采样点一个阈值次数，则认为它是饥饿的，并且激活了一个饥饿预防处理过程。 通过遍历整个环一次一个交易，所有的饥饿交易最终将被检测到O（N2）的检测时间的上限。

公开(公告)号：US20130151818A1

公开(公告)日：2013-06-13

申请号：US13323933

申请日：2011-12-13

申请人： Erez Barak ,  Alejandro Rico Carro ,  Jeffrey H. Derby ,  Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Sagi Manole ,  Robert K. Montoye

发明人： Erez Barak ,  Alejandro Rico Carro ,  Jeffrey H. Derby ,  Amit Golander ,  Omer Heymann ,  Nadav Levison ,  Sagi Manole ,  Robert K. Montoye

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3838 ,  G06F9/3013 ,  G06F9/30138 ,  G06F9/35 ,  G06F9/3826

摘要： A method and system for improving performance and latency of instruction execution within an execution pipeline in a processor. The method includes finding, while decoding an instruction, a pointer register used by the instruction; reading the pointer register; validating a pointer register entry; reading, if the pointer register entry is valid, a register file entry; validating a register file entry; validating, if the register file entry is invalid, a valid register file entry wherein the valid register file entry is in the register file's future file; bypassing, if the valid register file entry is valid, a valid register file value from the register file's future file to the execution pipeline wherein the valid register file value is in the valid register file entry; and executing the instruction using the valid register file value; wherein at least one of the steps is carried out using a computer device.

摘要翻译： 一种用于改善处理器中的执行流水线内的指令执行的性能和延迟的方法和系统。 该方法包括在解码指令时发现指令使用的指针寄存器; 读指针寄存器; 验证指针寄存器条目; 如果指针寄存器条目有效，读取寄存器文件条目; 验证注册文件条目; 如果注册文件条目无效，验证有效的注册文件条目，其中有效的注册文件条目在注册文件的未来文件中; 绕过，如果有效的注册文件条目有效，则从注册文件的未来文件到执行管道的有效注册文件值，其中有效的注册文件值在有效的注册文件条目中; 并使用有效的寄存器文件值执行指令; 其中使用计算机设备执行所述步骤中的至少一个。

公开(公告)号：US07852693B2

公开(公告)日：2010-12-14

申请号：US11970035

申请日：2008-01-07

申请人： Todd A Christensen ,  Elizabeth L Gerhard ,  Omer Heymann ,  Amira Rozenfeld

发明人： Todd A Christensen ,  Elizabeth L Gerhard ,  Omer Heymann ,  Amira Rozenfeld

IPC分类号： G11C7/00

CPC分类号： G11C7/12 ,  G11C11/412 ,  G11C11/413

摘要： A novel and useful mechanism for reducing current leakage in a static random access memory array which significantly reduces the power requirements of the memory array. The method enables the steady state of all local and global bit lines in an SRAM array to be discharged during both active and inactive modes. The memory array includes memory cells having an N channel field effect transistor read stack. A mechanism is provided to evaluate data from memory cells where the steady state of local and global read bit lines is discharged.

摘要翻译： 一种用于减少静态随机存取存储器阵列中的电流泄漏的新颖有用的机制，其显着地降低了存储器阵列的功率需求。 该方法使SRAM阵列中的所有局部和全局位线的稳态在有源模式和非活动模式下都被放电。 存储器阵列包括具有N沟道场效应晶体管读取堆栈的存储单元。 提供一种机制来评估来自存储器单元的数据，其中局部和全局读位线的稳态被放电。

公开(公告)号：US20090175107A1

公开(公告)日：2009-07-09

申请号：US11970035

申请日：2008-01-07

申请人： Todd A. Christensen ,  Elizabeth L. Gerhard ,  Omer Heymann ,  Amira Rozenfeld

发明人： Todd A. Christensen ,  Elizabeth L. Gerhard ,  Omer Heymann ,  Amira Rozenfeld

IPC分类号： G11C7/00

CPC分类号： G11C7/12 ,  G11C11/412 ,  G11C11/413

摘要： A novel and useful mechanism for reducing current leakage in a static random access memory array which significantly reduces the power requirements of the memory array. The method enables the steady state of all local and global bit lines in an SRAM array to be discharged during both active and inactive modes. The memory array consists of memory cells having an N channel field effect transistor read stack. A mechanism is provided to evaluate data from memory cells where the steady state of local and global read bit lines is discharged.

摘要翻译： 一种用于减少静态随机存取存储器阵列中的电流泄漏的新颖有用的机制，其显着地降低了存储器阵列的功率需求。 该方法使SRAM阵列中的所有局部和全局位线的稳态在有源模式和非活动模式下都被放电。 存储器阵列由具有N沟道场效应晶体管读取堆叠的存储器单元组成。 提供一种机制来评估来自存储器单元的数据，其中局部和全局读位线的稳态被放电。

公开(公告)号：US08432764B2

公开(公告)日：2013-04-30

申请号：US12778223

申请日：2010-05-12

申请人： Omer Heymann ,  Dana Bar-Niv ,  Noam Jungmann ,  Elazar Kachir ,  Udi Nir ,  Limor Plotkin ,  Amira Rozenfeld ,  Robert C. Wong ,  Haining S. Yang

发明人： Omer Heymann ,  Dana Bar-Niv ,  Noam Jungmann ,  Elazar Kachir ,  Udi Nir ,  Limor Plotkin ,  Amira Rozenfeld ,  Robert C. Wong ,  Haining S. Yang

IPC分类号： G11C5/14

CPC分类号： G11C11/413 ,  G11C5/145

摘要： A method of increasing a drain to source voltage measured at an access pass-gate to a SRAM circuit in a SRAM memory array, including increasing a low voltage from a low voltage source powering said SRAM circuit, and increasing a high voltage from a high voltage source powering the SRAM circuit.

摘要翻译： 一种在SRAM存储器阵列中的SRAM电路的访问通过门处测量的漏极到源极电压的增加的方法，包括从为所述SRAM电路供电的低电压源增加低电压，以及从高电压增加高电压 来源为SRAM电路供电。

公开(公告)号：US07290235B2

公开(公告)日：2007-10-30

申请号：US11232745

申请日：2005-09-22

申请人： Niv Amit ,  Ronit Bustin ,  Lidor Goren ,  Omer Heymann ,  Moshe Leibowitz ,  Gil Noy ,  Alex Raphayevich ,  Maya Speiser

发明人： Niv Amit ,  Ronit Bustin ,  Lidor Goren ,  Omer Heymann ,  Moshe Leibowitz ,  Gil Noy ,  Alex Raphayevich ,  Maya Speiser

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： The present invention is a method and system for schematically embedding wire model objects into a schematic design of an integrated circuit. The method includes estimating a wiring routing geometry for each signal path in the circuit, selecting one or more cascading wire model objects (“WMOs”) for each segment in each geometry, and substituting each signal path with the respective one or more WMOs.

摘要翻译： 本发明是用于将线模型对象示意性地嵌入到集成电路的示意性设计中的方法和系统。 该方法包括估计电路中每个信号路径的布线布线几何形状，为每个几何中的每个段选择一个或多个级联线模型对象（“WMO”），并用相应的一个或多个WMO代替每个信号路径。

公开(公告)号：US20070067750A1

公开(公告)日：2007-03-22

申请号：US11232747

申请日：2005-09-22

申请人： Niv Amit ,  Ronit Bustin ,  Lidor Goren ,  Omer Heymann ,  Moshe Leibowitz ,  Gil Noy ,  Alex Raphayevich ,  Maya Speiser

发明人： Niv Amit ,  Ronit Bustin ,  Lidor Goren ,  Omer Heymann ,  Moshe Leibowitz ,  Gil Noy ,  Alex Raphayevich ,  Maya Speiser

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： The present invention is a method and system for modeling wiring routing in circuit design. According to some embodiments, the wire model objects (“WMO”) may be inserted into the wiring routing on a ‘WMO-per-segment’ basis. According to some other embodiments, the wire model objects may be inserted into the wiring routing per groups of sequential segments. The entire wiring routing geometry may constitutes one group, and a wire model object may be inserted between the source point(s) and the target points based on the longest path in the routing geometry. An insertion rule may be selected based on any combination of the following factors: segment length, total path length, spacing between adjacent segments, wire metal and wire width. A wire model object may be selected from a group consisting of: {“C”; one “RC” arrangement; ‘n’ times “Π”-type filter arrangement, wherein n=1, 2, 3, . . . , }. Several length ranges may be predefined to associate each segment, or path, with a particular type of wire model object.

摘要翻译： 本发明是一种在电路设计中对线路布线进行建模的方法和系统。 根据一些实施例，线模型对象（“WMO”）可以以“WMO-per-segment”为基础插入到布线路由中。 根据一些其他实施例，可以将线模型对象插入到每组连续段的布线路由中。 整个布线布线几何可以构成一个组，并且可以基于路由几何中最长的路径将线模型对象插入在源点和目标点之间。 可以基于以下因素的任何组合来选择插入规则：段长度，总路径长度，相邻段之间的间隔，金属丝和线宽度。 线模型对象可以从由以下组成的组中选择：{“C”; 一个“RC”安排; 'n'次“Pi”型滤波器布置，其中n = 1,2,3。 。 。 ，}。 可以预定义几个长度范围以将每个段或路径与特定类型的线模型对象相关联。