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    Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device
    2.
    发明授权
    Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device 有权
    用于工艺，电压和温度变化的半导体器件的方法和装置

    公开(公告)号：US08058924B1

    公开(公告)日：2011-11-15

    申请号：US12361804

    申请日：2009-01-29

    申请人： Guo Jun Ren ,  Prasad Rau ,  Jian Tan ,  Qi Zhang

    发明人： Guo Jun Ren ,  Prasad Rau ,  Jian Tan ,  Qi Zhang

    IPC分类号： G05F1/10 ,  G05F3/02

    CPC分类号： H03K19/00384 ,  G11C29/022 ,  G11C29/028 ,  G11C2029/0409 ,  H03K19/018528

    摘要： A method and apparatus to reduce the degradation in performance of semiconductor-based devices due to process, voltage, and temperature (PVT) and/or other causes of variation. Adaptive feedback mechanisms are employed to sense and correct performance degradation, while simultaneously facilitating configurability within integrated circuits (ICs) such as programmable logic devices (PLDs). A voltage-feedback mechanism is employed to detect PVT variation and mirrored current references are adaptively adjusted to track and substantially eliminate the PVT variation. More than one voltage-feedback mechanism may instead be utilized to detect PVT-based variations within a differential device, whereby a first voltage-feedback mechanism is utilized to detect common-mode voltage variation and a second voltage-feedback mechanism produces mirrored reference currents to substantially remove the common-mode voltage variation and facilitate symmetrical operation of the differential device.

    摘要翻译： 一种降低由于工艺，电压和温度（PVT）和/或其它变化原因导致的基于半导体的器件性能下降的方法和装置。 使用自适应反馈机制来感测和纠正性能下降，同时促进诸如可编程逻辑器件（PLD）之类的集成电路（IC）内的可配置性。 采用电压反馈机制来检测PVT变化，并自适应调整镜像电流参考以跟踪和基本上消除PVT变化。 可以替代地使用多于一个的电压反馈机构来检测差分装置内的基于PVT的变化，由此利用第一电​​压反馈机构来检测共模电压变化，而第二电压反馈机构产生镜像参考电流 基本上消除了共模电压变化，并促进了差动装置的对称运行。

    High speed, low power signal level shifter
    3.
    发明授权
    High speed, low power signal level shifter 有权
    高速，低功率信号电平转换器

    公开(公告)号：US07839173B1

    公开(公告)日：2010-11-23

    申请号：US12539522

    申请日：2009-08-11

    申请人： Wenfeng Zhang ,  Qi Zhang ,  Jian Tan

    发明人： Wenfeng Zhang ,  Qi Zhang ,  Jian Tan

    IPC分类号： H03K19/0175

    CPC分类号： H03K19/018521 ,  H03K19/01714

    摘要： A system for signal level shifting in an IC can include a first inverter having a first pull-up device and a pull-down device, wherein the first inverter is operable to receive an input signal having a voltage potential at a logic high that does not disable the first pull-up device. The system can include a second inverter coupled in series to an output of the first inverter, and a control module coupled to the output of the first inverter and an output of the second inverter. Prior to the input signal transitioning to the logic high, the control module is operable to decouple the input signal from the first pull-up device, disable the first pull-up device, and close a feedback loop that latches an output state of the second inverter.

    摘要翻译： 用于IC中的信号电平移位的系统可以包括具有第一上拉装置和下拉装置的第一反相器，其中第一反相器可操作以接收具有不高于逻辑高的电压电位的输入信号 禁用第一个上拉设备。 该系统可以包括与第一反相器的输出串联耦合的第二反相器，以及耦合到第一反相器的输出和第二反相器的输出的控制模块。 在输入信号转换到逻辑高电平之前，控制模块可操作以将输入信号与第一上拉装置去耦，禁用第一上拉装置，并闭合锁存第二上拉装置的输出状态的反馈环路 逆变器。

    Reversible input/output delay line for bidirectional input/output blocks
    4.
    发明授权
    Reversible input/output delay line for bidirectional input/output blocks 有权
    用于双向输入/输出块的可逆输入/输出延迟线

    公开(公告)号：US07589557B1

    公开(公告)日：2009-09-15

    申请号：US11405901

    申请日：2006-04-18

    申请人： Jason R. Bergendahl ,  Qi Zhang ,  Jian Tan ,  Matthew H. Klein

    发明人： Jason R. Bergendahl ,  Qi Zhang ,  Jian Tan ,  Matthew H. Klein

    IPC分类号： H03K19/173

    CPC分类号： H03K5/159 ,  H03K19/017581 ,  H03K19/01759

    摘要： An input/output (I/O) structure includes a delay element usable for the input path, the output path, or both input and output paths in a user design. In a first mode, the delay element is included in the input path. In a second mode, the delay element is included in the output path. In a third mode, the I/O structure includes the delay in both outgoing signal paths and incoming signal paths, e.g., by utilizing an output tristate signal to control the direction of the delay line. When the output buffer is driving, the delay is inserted in the output path. When the output buffer is tristated, the delay is inserted in the input path. Thus, a single delay element is dynamically shared by both input and output signals that use the same I/O pad. In an optional fourth mode, the delay element is bypassed by both input and output signals.

    摘要翻译： 输入/输出（I / O）结构包括在用户设计中可用于输入路径，输出路径或输入和输出路径的延迟元件。 在第一模式中，延迟元件包括在输入路径中。 在第二模式中，延迟元件包括在输出路径中。 在第三模式中，I / O结构包括输出信号路径和输入信号路径中的延迟，例如通过利用输出三态信号来控制延迟线的方向。 当输出缓冲区正在驱动时，延迟被插入到输出路径中。 当输出缓冲器被三态时，延迟被插入到输入路径中。 因此，单个延迟元件由使用相同I / O焊盘的输入和输出信号动态共享。 在可选的第四模式中，延迟元件被输入和输出信号旁路。

    Voltage level shifter
    5.
    发明授权
    Voltage level shifter 有权
    电压电平转换器

    公开(公告)号：US07468615B1

    公开(公告)日：2008-12-23

    申请号：US11729201

    申请日：2007-03-28

    申请人： Jian Tan ,  Qi Zhang

    发明人： Jian Tan ,  Qi Zhang

    IPC分类号： H03K19/094 ,  H03K19/0175 ,  H03L5/00

    CPC分类号： H03K19/018528 ,  H03K19/00315

    摘要： A high-speed, area-efficient level shifter includes transistors having a variety of oxide thicknesses. The level shifter has a protection circuit stage, and a current mirror stage that allows the level shifter to perform over a wide voltage range at a high frequency. The level shifter maintains rise time, fall time, and duty cycle over a wide range of input and output voltage levels.

    摘要翻译： 高速，面积有效的电平移位器包括具有各种氧化物厚度的晶体管。 电平移位器具有保护电路级和允许电平移位器在高频下在宽电压范围内执行的电流镜级。 电平转换器在宽范围的输入和输出电压电平下保持上升时间，下降时间和占空比。

    Power distribution network
    8.
    发明授权
    Power distribution network 有权
    配电网络

    公开(公告)号：US08410579B2

    公开(公告)日：2013-04-02

    申请号：US12962613

    申请日：2010-12-07

    申请人： Atul V. Ghia ,  Christopher P. Wyland ,  Ketan Sodha ,  Paul T. Sasaki ,  Jian Tan ,  Paul Y. Wu ,  Romi Mayder

    发明人： Atul V. Ghia ,  Christopher P. Wyland ,  Ketan Sodha ,  Paul T. Sasaki ,  Jian Tan ,  Paul Y. Wu ,  Romi Mayder

    IPC分类号： H01L23/64 ,  H01L21/02

    CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

    摘要： In one embodiment, an integrated circuit (IC) is presented. The IC includes first and second sets of power distribution lines formed in the IC. The IC includes first and second capacitors formed in one or more layers of the IC. A first plurality of vias couple a first input of the first and second capacitors to the first set of power distribution lines, and a second plurality of vias couple a second input of the first and second capacitors to the second set of power distribution lines. The first capacitor and the first plurality of vias and the second plurality of vias coupled thereto having an equivalent series resistance greater than an equivalent series resistance of the second capacitor and the first plurality of vias and the second plurality of vias coupled thereto.

    摘要翻译： 在一个实施例中，呈现集成电路（IC）。 IC包括形成在IC中的第一组和第二组配电线。 IC包括形成在IC的一个或多个层中的第一和第二电容器。 第一多个通孔将第一和第二电容器的第一输入耦合到第一组配电线，以及第二多个通孔将第一和第二电容器的第二输入端耦合到第二组配电线路。 第一电容器和第一多个通孔以及耦合到其上的第二多个通孔具有大于第二电容器和第一多个通孔和第二多个通孔耦合的等效串联电阻的等效串联电阻。

    POWER DISTRIBUTION NETWORK
    9.
    发明申请
    POWER DISTRIBUTION NETWORK 有权
    功率分配网络

    公开(公告)号：US20120139083A1

    公开(公告)日：2012-06-07

    申请号：US12962613

    申请日：2010-12-07

    申请人： Atul V. Ghia ,  Christopher P. Wyland ,  Ketan Sodha ,  Paul T. Sasaki ,  Jian Tan ,  Paul Y. Wu ,  Romi Mayder

    发明人： Atul V. Ghia ,  Christopher P. Wyland ,  Ketan Sodha ,  Paul T. Sasaki ,  Jian Tan ,  Paul Y. Wu ,  Romi Mayder

    IPC分类号： H01L21/02 ,  H01L21/8242

    CPC分类号： H01L23/5223 ,  H01L23/5286 ,  H01L2924/0002 ,  H01L2924/00

    摘要： In one embodiment, an integrated circuit (IC) is presented. The IC includes first and second sets of power distribution lines formed in the IC. The IC includes first and second capacitors formed in one or more layers of the IC. A first plurality of vias couple a first input of the first and second capacitors to the first set of power distribution lines, and a second plurality of vias couple a second input of the first and second capacitors to the second set of power distribution lines. The first capacitor and the first plurality of vias and the second plurality of vias coupled thereto having an equivalent series resistance greater than an equivalent series resistance of the second capacitor and the first plurality of vias and the second plurality of vias coupled thereto.

    摘要翻译： 在一个实施例中，呈现集成电路（IC）。 IC包括形成在IC中的第一组和第二组配电线。 IC包括形成在IC的一个或多个层中的第一和第二电容器。 第一多个通孔将第一和第二电容器的第一输入耦合到第一组配电线，以及第二多个通孔将第一和第二电容器的第二输入端耦合到第二组配电线路。 第一电容器和第一多个通孔以及耦合到其上的第二多个通孔具有大于第二电容器和第一多个通孔和第二多个通孔耦合的等效串联电阻的等效串联电阻。