公开(公告)号：US08383483B2

公开(公告)日：2013-02-26

申请号：US12541562

申请日：2009-08-14

申请人： John C. Arnold ,  Glenn A. Biery ,  Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Michael A. Gribelyuk ,  Young-Hee Kim ,  Barry P. Linder ,  Vijay Narayanan ,  Joseph S. Newbury ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： John C. Arnold ,  Glenn A. Biery ,  Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Michael A. Gribelyuk ,  Young-Hee Kim ,  Barry P. Linder ,  Vijay Narayanan ,  Joseph S. Newbury ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L21/336

CPC分类号： H01L21/823857 ,  H01L21/823842

摘要： The present invention relates to complementary metal-oxide-semiconductor (CMOS) circuits that each contains at least a first and a second gate stacks. The first gate stack is located over a first device region (e.g., an n-FET device region) in a semiconductor substrate and comprises at least, from bottom to top, a gate dielectric layer, a metallic gate conductor, and a silicon-containing gate conductor. The second gate stack is located over a second device region (e.g., a p-FET device region) in the semiconductor substrate and comprises at least, from bottom to top, a gate dielectric layer and a silicon-containing gate conductor. The first and second gate stacks can be formed over the semiconductor substrate in an integrated manner by various methods of the present invention.

摘要翻译： 本发明涉及互补金属氧化物半导体（CMOS）电路，其各自包含至少第一和第二栅极堆叠。 第一栅极堆叠位于半导体衬底中的第一器件区域（例如，n-FET器件区域）上，并且至少从底部至顶部包括栅极介电层，金属栅极导体和含硅的 门导体。 第二栅极堆叠位于半导体衬底中的第二器件区域（例如，p-FET器件区域）上，并且至少包括从栅极电介质层和含硅栅极导体的底部到顶部。 可以通过本发明的各种方法以集成的方式在半导体衬底上形成第一和第二栅极叠层。

公开(公告)号：US20100041221A1

公开(公告)日：2010-02-18

申请号：US12541562

申请日：2009-08-14

申请人： John C. Arnold ,  Glenn A. Biery ,  Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Michael A. Gribelyuk ,  Young-Hee Kim ,  Barry P. Linder ,  Vijay Narayanan ,  Joseph S. Newbury ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： John C. Arnold ,  Glenn A. Biery ,  Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Michael A. Gribelyuk ,  Young-Hee Kim ,  Barry P. Linder ,  Vijay Narayanan ,  Joseph S. Newbury ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L21/28

CPC分类号： H01L21/823857 ,  H01L21/823842

摘要： The present invention relates to complementary metal-oxide-semiconductor (CMOS) circuits that each contains at least a first and a second gate stacks. The first gate stack is located over a first device region (e.g., an n-FET device region) in a semiconductor substrate and comprises at least, from bottom to top, a gate dielectric layer, a metallic gate conductor, and a silicon-containing gate conductor. The second gate stack is located over a second device region (e.g., a p-FET device region) in the semiconductor substrate and comprises at least, from bottom to top, a gate dielectric layer and a silicon-containing gate conductor. The first and second gate stacks can be formed over the semiconductor substrate in an integrated manner by various methods of the present invention.

摘要翻译： 本发明涉及互补金属氧化物半导体（CMOS）电路，其各自包含至少第一和第二栅极堆叠。 第一栅极堆叠位于半导体衬底中的第一器件区域（例如，n-FET器件区域）上，并且至少从底部至顶部包括栅极介电层，金属栅极导体和含硅的 门导体。 第二栅极堆叠位于半导体衬底中的第二器件区域（例如，p-FET器件区域）上，并且至少包括从栅极电介质层和含硅栅极导体的底部到顶部。 可以通过本发明的各种方法以集成的方式在半导体衬底上形成第一和第二栅极叠层。

公开(公告)号：US07833849B2

公开(公告)日：2010-11-16

申请号：US11323564

申请日：2005-12-30

申请人： Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Young-Hee Kim ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen ,  Ying Zhang

发明人： Alessandro C. Callegari ,  Tze-Chiang Chen ,  Michael P. Chudzik ,  Bruce B. Doris ,  Young-Hee Kim ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen ,  Ying Zhang

IPC分类号： H01L21/62

CPC分类号： H01L21/823857 ,  H01L21/28044 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4925 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517

摘要： A method of fabricating semiconductor structure is provided in which at least one nFET device and a least one pFET device are formed on a semiconductor substrate. Each device region formed includes a dielectric stack that has a net dielectric constant equal to or greater than silicon dioxide. Gate stacks are provided on each of the dielectric stacks, wherein one of the gate stacks includes a metal gate electrode located atop a surface of a thinned polygate electrode.

摘要翻译： 提供一种制造半导体结构的方法，其中至少一个nFET器件和至少一个pFET器件形成在半导体衬底上。 形成的每个器件区域包括具有等于或大于二氧化硅的净介电常数的电介质叠层。 在每个电介质堆叠上设置栅极堆叠，其中栅极堆叠中的一个包括位于变薄的多晶硅电极的表面顶部的金属栅电极。

公开(公告)号：US20090283830A1

公开(公告)日：2009-11-19

申请号：US12508177

申请日：2009-07-23

申请人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L27/12 ,  H01L27/092

CPC分类号： H01L21/823842

摘要： A semiconductor structure including at least one n-type field effect transistor (nFET) and at least one p-type field effect transistor (pFET) that both include a metal gate having nFET behavior and pFET behavior, respectively, without including an upper polysilicon gate electrode is provided. The present invention also provides a method of fabricating such a semiconductor structure.

摘要翻译： 包括至少一个n型场效应晶体管（nFET）和至少一个p型场效应晶体管（pFET）的半导体结构，其分别包括具有nFET行为的金属栅极和pFET行为，而不包括上多晶硅栅极 提供电极。 本发明还提供一种制造这种半导体结构的方法。

公开(公告)号：US07569466B2

公开(公告)日：2009-08-04

申请号：US11303715

申请日：2005-12-16

申请人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L21/823842

摘要： A semiconductor structure including at least one n-type field effect transistor (nFET) and at least one p-type field effect transistor (pFET) that both include a metal gate having nFET behavior and pFET behavior, respectively, without including an upper polysilicon gate electrode is provided. The present invention also provides a method of fabricating such a semiconductor structure.

摘要翻译： 包括至少一个n型场效应晶体管（nFET）和至少一个p型场效应晶体管（pFET）的半导体结构，其分别包括具有nFET行为的金属栅极和pFET行为，而不包括上多晶硅栅极 提供电极。 本发明还提供一种制造这种半导体结构的方法。

公开(公告)号：US07872317B2

公开(公告)日：2011-01-18

申请号：US12508177

申请日：2009-07-23

申请人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Alessandro C. Callegari ,  Michael P. Chudzik ,  Bruce B. Doris ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L21/70

CPC分类号： H01L21/823842

摘要： A semiconductor structure including at least one n-type field effect transistor (nFET) and at least one p-type field effect transistor (pFET) that both include a metal gate having nFET behavior and pFET behavior, respectively, without including an upper polysilicon gate electrode is provided. The present invention also provides a method of fabricating such a semiconductor structure.

摘要翻译： 包括至少一个n型场效应晶体管（nFET）和至少一个p型场效应晶体管（pFET）的半导体结构，其分别包括具有nFET行为的金属栅极和pFET行为，而不包括上多晶硅栅极 提供电极。 本发明还提供一种制造这种半导体结构的方法。

公开(公告)号：US20090152651A1

公开(公告)日：2009-06-18

申请号：US11958595

申请日：2007-12-18

申请人： Huiming Bu ,  Rick Carter ,  Michael P. Chudzik ,  Troy L. Graves ,  Michael A. Gribelyuk ,  Rashmi Jha ,  Vijay Narayanan ,  Dae-Gyu Park ,  Vamsi K. Paruchuri ,  Hongwen Yan ,  Bruce B. Doris ,  Keith Kwong Hon Wong

发明人： Huiming Bu ,  Rick Carter ,  Michael P. Chudzik ,  Troy L. Graves ,  Michael A. Gribelyuk ,  Rashmi Jha ,  Vijay Narayanan ,  Dae-Gyu Park ,  Vamsi K. Paruchuri ,  Hongwen Yan ,  Bruce B. Doris ,  Keith Kwong Hon Wong

IPC分类号： H01L29/78

CPC分类号： H01L21/28088 ,  H01L29/4966 ,  H01L29/517

摘要： A transistor has a channel region in a substrate and source and drain regions in the substrate on opposite sides of the channel region. A gate stack is formed on the substrate above the channel region. This gate stack comprises an interface layer contacting the channel region of the substrate, and a high-k dielectric layer (having a dielectric constant above 4.0) contacting (on) the interface layer. A Nitrogen rich first metal Nitride layer contacts (is on) the dielectric layer, and a metal rich second metal Nitride layer contacts (is on) the first metal Nitride layer. Finally, a Polysilicon cap contacts (is on) the second metal Nitride layer.

摘要翻译： 晶体管在衬底中具有通道区域，在沟道区域的相对侧上具有衬底中的源极和漏极区域。 栅极堆叠形成在沟道区域上方的衬底上。 该栅极堆叠包括与衬底的沟道区域接触的界面层和与界面层（上）接触的高k电介质层（介电常数高于4.0）。 富氮的第一金属氮化物层在电介质层上接触，并且富金属的第二金属氮化物层与第一金属氮化物层接触（在）上。 最后，多晶硅帽与第二金属氮化物层接触（在）上。

公开(公告)号：US07696036B2

公开(公告)日：2010-04-13

申请号：US11763047

申请日：2007-06-14

申请人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/4908 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

摘要： An NFET containing a first high-k dielectric portion and a PFET containing a second high-k gate dielectric portion are formed on a semiconductor substrate. A gate sidewall nitride is formed on the gate of the NFET, while the sidewalls of the PFET remain free of the gate sidewall nitride. An oxide spacer is formed directly on the sidewalls of a PFET gate stack and on the gate sidewall nitride on the NFET. After high temperature processing, the first and second dielectric portions contain a non-stoichiometric oxygen deficient high-k dielectric material. The semiconductor structure is subjected to an anneal in an oxygen environment, during which oxygen diffuses through the oxide spacer into the second high-k dielectric portion. The PFET comprises a more stoichiometric high-k dielectric material and the NFET comprises a less stoichiometric high-k dielectric material. Threshold voltages of the PFET and the NFET are optimized by the present invention.

摘要翻译： 在半导体衬底上形成包含第一高k电介质部分的NFET和包含第二高k栅极电介质部分的PFET。 栅极侧壁氮化物形成在NFET的栅极上，而PFET的侧壁保持没有栅极侧壁氮化物。 直接在PFET栅极堆叠的侧壁上和NFET上的栅极侧壁氮化物上形成氧化物间隔物。 在高温处理之后，第一和第二介质部分含有非化学计量的缺氧高k电介质材料。 半导体结构在氧气环境中进行退火，在该环境中，氧气通过氧化物间隔物扩散到第二高k电介质部分。 PFET包括更高化学计量的高k电介质材料，并且NFET包含较少化学计量的高k电介质材料。 本发明优化了PFET和NFET的阈值电压。

公开(公告)号：US08035173B2

公开(公告)日：2011-10-11

申请号：US12712371

申请日：2010-02-25

申请人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L29/78

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/4908 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

摘要： An NFET containing a first high-k dielectric portion and a PFET containing a second high-k gate dielectric portion are formed on a semiconductor substrate. A gate sidewall nitride is formed on the gate of the NFET, while the sidewalls of the PFET remain free of the gate sidewall nitride. An oxide spacer is formed directly on the sidewalls of a PFET gate stack and on the gate sidewall nitride on the NFET. After high temperature processing, the first and second dielectric portions contain a non-stoichiometric oxygen deficient high-k dielectric material. The semiconductor structure is subjected to an anneal in an oxygen environment, during which oxygen diffuses through the oxide spacer into the second high-k dielectric portion. The PFET comprises a more stoichiometric high-k dielectric material and the NFET comprises a less stoichiometric high-k dielectric material. Threshold voltages of the PFET and the NFET are optimized by the present invention.

摘要翻译： 在半导体衬底上形成包含第一高k电介质部分的NFET和包含第二高k栅极电介质部分的PFET。 栅极侧壁氮化物形成在NFET的栅极上，而PFET的侧壁保持没有栅极侧壁氮化物。 直接在PFET栅极堆叠的侧壁上和NFET上的栅极侧壁氮化物上形成氧化物间隔物。 在高温处理之后，第一和第二介质部分含有非化学计量的缺氧高k电介质材料。 半导体结构在氧气环境中进行退火，在该环境中，氧气通过氧化物间隔物扩散到第二高k电介质部分。 PFET包括更高化学计量的高k电介质材料，并且NFET包含较少化学计量的高k电介质材料。 本发明优化了PFET和NFET的阈值电压。

公开(公告)号：US20080308872A1

公开(公告)日：2008-12-18

申请号：US11763047

申请日：2007-06-14

申请人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

发明人： Huiming Bu ,  Eduard A. Cartier ,  Bruce B. Doris ,  Young-Hee Kim ,  Barry Linder ,  Vijay Narayanan ,  Vamsi K. Paruchuri ,  Michelle L. Steen

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823857 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/4908 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

摘要： An NFET containing a first high-k dielectric portion and a PFET containing a second high-k gate dielectric portion are formed on a semiconductor substrate. A gate sidewall nitride is formed on the gate of the NFET, while the sidewalls of the PFET remain free of the gate sidewall nitride. An oxide spacer is formed directly on the sidewalls of a PFET gate stack and on the gate sidewall nitride on the NFET. After high temperature processing, the first and second dielectric portions contain a non-stoichiometric oxygen deficient high-k dielectric material. The semiconductor structure is subjected to an anneal in an oxygen environment, during which oxygen diffuses through the oxide spacer into the second high-k dielectric portion. The PFET comprises a more stoichiometric high-k dielectric material and the NFET comprises a less stoichiometric high-k dielectric material. Threshold voltages of the PFET and the NFET are optimized by the present invention.

摘要翻译： 在半导体衬底上形成包含第一高k电介质部分的NFET和包含第二高k栅极电介质部分的PFET。 栅极侧壁氮化物形成在NFET的栅极上，而PFET的侧壁保持没有栅极侧壁氮化物。 直接在PFET栅极堆叠的侧壁上和NFET上的栅极侧壁氮化物上形成氧化物间隔物。 在高温处理之后，第一和第二介质部分含有非化学计量的缺氧高k电介质材料。 半导体结构在氧气环境中进行退火，在该环境中，氧气通过氧化物间隔物扩散到第二高k电介质部分。 PFET包括更高化学计量的高k电介质材料，并且NFET包含较少化学计量的高k电介质材料。 本发明优化了PFET和NFET的阈值电压。