公开(公告)号：US07075333B1

公开(公告)日：2006-07-11

申请号：US10925259

申请日：2004-08-24

申请人： Kamal Chaudhary ,  Philip D. Costello ,  Venu M. Kondapalli

发明人： Kamal Chaudhary ,  Philip D. Costello ,  Venu M. Kondapalli

IPC分类号： H03K19/173 ,  H03K19/177 ,  H01L25/00 ,  G06F7/38

CPC分类号： H03K19/1737 ,  H03K19/17728

摘要： Circuits that can be optionally programmed to function as lookup tables (LUTs) or wide multiplexers, and integrated circuits including these programmable circuits. A function select multiplexer is included between each memory cell and the corresponding data input terminal of a first multiplexer. Each function select multiplexer has a first data input terminal coupled to the corresponding memory cell, a second data input terminal coupled to an external input terminal, and a select terminal controlled by a value stored in a function select memory cell. When a first value is stored in the function select memory cell, the programmable circuit functions in the same fashion as a known LUT. When a second value is stored in the function select memory cell, the programmable circuit functions as a wide multiplexer, with the data input values being provided by the external input terminals.

摘要翻译： 可选地编程为用作查找表（LUT）或多路复用器的电路，以及包括这些可编程电路的集成电路。 每个存储单元和第一多路复用器的对应的数据输入端之间包括功能选择多路复用器。 每个功能选择多路复用器具有耦合到对应的存储器单元的第一数据输入端子，耦合到外部输入端子的第二数据输入端子和由存储在功能选择存储器单元中的值控制的选择端子。 当第一值存储在功能选择存储单元中时，可编程电路以与已知LUT相同的方式起作用。 当第二个值存储在功能选择存储单元中时，可编程电路用作宽多路复用器，数据输入值由外部输入端提供。

公开(公告)号：US06753722B1

公开(公告)日：2004-06-22

申请号：US10354560

申请日：2003-01-30

申请人： Venu M. Kondapalli ,  Martin L. Voogel ,  Philip D. Costello

发明人： Venu M. Kondapalli ,  Martin L. Voogel ,  Philip D. Costello

IPC分类号： G05F110

CPC分类号： G05F1/56

摘要： Method and apparatus for regulating voltage within an integrated circuit is described. For example, a voltage regulator receives a first reference voltage and produces a regulated voltage. A comparator includes a first input for receiving a second reference voltage and a second input for receiving the regulated voltage. The comparator includes an offset voltage. The comparator produces a control signal indicative of whether the difference between the second reference voltage and the regulated voltage is greater than a predetermined offset voltage. A clamp circuit clamps the regulated voltage to the second reference voltage in response to the control signal. In another example, the clamp circuit is removed and a multiplexer selects either a first reference voltage or a second reference voltage to be coupled to a voltage regulator. The multiplexer is controlled via output of a comparator that compares the first reference voltage and the second reference voltage.

摘要翻译： 描述了用于调整集成电路内的电压的方法和装置。 例如，电压调节器接收第一参考电压并产生调节电压。 比较器包括用于接收第二参考电压的第一输入端和用于接收调节电压的第二输入端。 比较器包括偏移电压。 比较器产生指示第二参考电压和调节电压之间的差是否大于预定偏移电压的控制信号。 钳位电路响应于控制信号将调节电压钳位到第二参考电压。 在另一示例中，钳位电路被去除，并且多路复用器选择要耦合到电压调节器的第一参考电压或第二参考电压。 通过比较第一参考电压和第二参考电压的比较器的输出来控制多路复用器。

公开(公告)号：US07215138B1

公开(公告)日：2007-05-08

申请号：US11152590

申请日：2005-06-14

申请人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

发明人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

IPC分类号： H03K19/173

CPC分类号： H03K19/1736 ,  H03K19/17728 ,  H03K19/1776

摘要： A programmable lookup table for an integrated circuit (IC) optionally provides two input signals and two output signals to an interconnect structure of the programmable IC when programmed to function as shift register logic. According to one embodiment, an integrated circuit includes an interconnect structure and a N-input lookup table (LUT) having input and output terminals coupled to the interconnect structure, where N is a integer. The LUT can be configured to function as a (2**(N−1))-bit shift register having a shift in input signal and one output signal coupled to the interconnect structure, or as a two (2**(N−2))-bit shift registers having two shift in input signals and two output signals coupled to the interconnect structure. In some embodiments, each bit of the shift register includes two memory cells of the LUT, a first memory cell functioning as a master latch and a second memory cell functioning as a slave latch.

摘要翻译： 用于集成电路（IC）的可编程查找表可选地在编程为用作移位寄存器逻辑时提供两个输入信号和两个输出信号到可编程IC的互连结构。 根据一个实施例，集成电路包括互连结构和具有耦合到互连结构的输入和输出端子的N输入查找表（LUT），其中N是整数。 LUT可以被配置为用作具有输入信号移位和耦合到互连结构的一个输出信号的（2 **（N-1））位移位寄存器，或者作为二（2 **（N- 2）） - 具有耦合到互连结构的输入信号中的两个移位和两个输出信号的位移位寄存器。 在一些实施例中，移位寄存器的每个位包括LUT的两个存储单元，用作主锁存器的第一存储器单元和用作从锁存器的第二存储器单元。

公开(公告)号：US07109783B1

公开(公告)日：2006-09-19

申请号：US10847966

申请日：2004-05-18

申请人： Venu M. Kondapalli ,  Martin L. Voogel ,  Philip D. Costello

发明人： Venu M. Kondapalli ,  Martin L. Voogel ,  Philip D. Costello

IPC分类号： G05F1/10

CPC分类号： G05F1/56

摘要： Method and apparatus for regulating voltage within an integrated circuit is described. For example, a voltage regulator receives a first reference voltage and produces a regulated voltage. A comparator includes a first input for receiving a second reference voltage and a second input for receiving the regulated voltage. The comparator includes an offset voltage. The comparator produces a control signal indicative of whether the difference between the second reference voltage and the regulated voltage is greater than a predetermined offset voltage. A clamp circuit clamps the regulated voltage to the second reference voltage in response to the control signal. In another example, the clamp circuit is removed and a multiplexer selects either a first reference voltage or a second reference voltage to be coupled to a voltage regulator. The multiplexer is controlled via output of a comparator that compares the first reference voltage and the second reference voltage.

摘要翻译： 描述了用于调整集成电路内的电压的方法和装置。 例如，电压调节器接收第一参考电压并产生调节电压。 比较器包括用于接收第二参考电压的第一输入端和用于接收调节电压的第二输入端。 比较器包括偏移电压。 比较器产生指示第二参考电压和调节电压之间的差是否大于预定偏移电压的控制信号。 钳位电路响应于控制信号将调节电压钳位到第二参考电压。 在另一示例中，钳位电路被去除，并且多路复用器选择要耦合到电压调节器的第一参考电压或第二参考电压。 通过比较第一参考电压和第二参考电压的比较器的输出来控制多路复用器。

公开(公告)号：US07265576B1

公开(公告)日：2007-09-04

申请号：US11152736

申请日：2005-06-14

申请人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

发明人： Venu M. Kondapalli ,  Trevor J. Bauer ,  Manoj Chirania ,  Philip D. Costello ,  Steven P. Young

IPC分类号： H03K19/173

CPC分类号： H03K19/1776 ,  H03K19/17728

摘要： A programmable lookup table optionally provides two input signals and two output signals to an interconnect structure of a programmable integrated circuit when programmed to function as a random access memory (RAM). An integrated circuit includes an interconnect structure and a N-input lookup table (LUT) having input and output terminals coupled to the interconnect structure. The LUT can be configured to function as a single-bit wide RAM (e.g., a (2**N)×1 RAM) having N input address signals coupled to the interconnect structure and one output signal coupled to the interconnect structure, or as a multi-bit wide RAM (e.g., a (2**(N−1))×2 RAM) having fewer than N (e.g., N−1) input address signals coupled to the interconnect structure and at least two output signals coupled to the interconnect structure. Optionally, the LUT can also be configured as shift register logic, e.g., a 2**(N−1)-bit shift register or two 2**(N−2)-bit shift registers.

摘要翻译： 当编程为用作随机存取存储器（RAM）时，可编程查找表可选地向可编程集成电路的互连结构提供两个输入信号和两个输出信号。 集成电路包括互连结构和具有耦合到互连结构的输入和输出端子的N输入查找表（LUT）。 LUT可以被配置为用作具有耦合到互连结构的N个输入地址信号和耦合到互连结构的一个输出信号的单位宽RAM（例如，（2 ** N）x1 RAM），或者作为 具有小于N（例如，N-1）个输入地址信号的耦合到互连结构的多位宽RAM（例如，（2 **（N-1））×2 RAM）以及耦合到互连结构的至少两个输出信号 互连结构。 可选地，LUT也可以被配置为移位寄存器逻辑，例如2 **（N-1）位移位寄存器或两个2 **（N-2）位移位寄存器。

公开(公告)号：US07283409B1

公开(公告)日：2007-10-16

申请号：US11503824

申请日：2006-08-14

申请人： Martin L. Voogel ,  David P. Schultz ,  Vasisht M. Vadi ,  Philip D. Costello ,  Venu M. Kondapalli

发明人： Martin L. Voogel ,  David P. Schultz ,  Vasisht M. Vadi ,  Philip D. Costello ,  Venu M. Kondapalli

IPC分类号： G11C29/00 ,  G01R31/28

CPC分类号： H03K19/17748 ,  H03K19/17732 ,  H03K19/1776

摘要： Method and apparatus for data monitoring for error detection is described. A programmable logic device includes a configurable logic block having function generators, each of which is configurable for at least two programmable mode functions. The function generators are coupled to an array of memory cells for storing configuration bits for configuring the function generators. A primary address line is coupled to each memory cell spanning two or more of the function generators. A secondary address line is coupled to groups of memory cells associated with the function generators. A mask circuit is configured to selectively communicate a signal of the primary address line to a segment of the secondary address line or to a ground responsive in part to the program mode function.

摘要翻译： 描述用于错误检测的数据监视的方法和装置。 可编程逻辑器件包括具有功能发生器的可配置逻辑块，其中每一个可配置用于至少两个可编程模式功能。 功能发生器耦合到存储器单元阵列，用于存储用于配置功能发生器的配置位。 主地址线耦合到跨越两个或更多个函数发生器的每个存储器单元。 辅助地址线耦合到与功能发生器相关联的存储器单元组。 掩模电路被配置为部分地响应于程序模式功能选择性地将主地址线的信号传送到辅助地址线的一个段或地址。

公开(公告)号：US07109746B1

公开(公告)日：2006-09-19

申请号：US10806697

申请日：2004-03-22

申请人： Martin L. Voogel ,  David P. Schultz ,  Vasisht M. Vadi ,  Philip D. Costello ,  Venu M. Kondapalli

发明人： Martin L. Voogel ,  David P. Schultz ,  Vasisht M. Vadi ,  Philip D. Costello ,  Venu M. Kondapalli

IPC分类号： H03K19/173

CPC分类号： H03K19/17748 ,  H03K19/17732 ,  H03K19/1776

摘要： Method and apparatus for data monitoring for error detection is described. A programmable logic device includes a configurable logic block having function generators, each of which is configurable for at least two programmable mode functions. The function generators are coupled to an array of memory cells for storing configuration bits for configuring the function generators. A primary address line is coupled to each memory cell spanning two or more of the function generators. A secondary address line is coupled to groups of memory cells associated with the function generators. A mask circuit is configured to selectively communicate a signal of the primary address line to a segment of the secondary address line or to a ground responsive in part to the program mode function.

摘要翻译： 描述用于错误检测的数据监视的方法和装置。 可编程逻辑器件包括具有功能发生器的可配置逻辑块，其中每一个可配置用于至少两个可编程模式功能。 功能发生器耦合到存储器单元阵列，用于存储用于配置功能发生器的配置位。 主地址线耦合到跨越两个或更多个函数发生器的每个存储器单元。 辅助地址线耦合到与功能发生器相关联的存储器单元组。 掩模电路被配置为部分地响应于程序模式功能选择性地将主地址线的信号传送到辅助地址线的一个段或地址。

公开(公告)号：US07202697B1

公开(公告)日：2007-04-10

申请号：US11152737

申请日：2005-06-14

申请人： Venu M. Kondapalli ,  Manoj Chirania

发明人： Venu M. Kondapalli ,  Manoj Chirania

IPC分类号： H03K19/173

CPC分类号： H03K19/1776 ,  H03K19/1736 ,  H03K19/17728

摘要： A programmable logic block reduces output delay by bypassing a final slave latch when programmed to function as a shift register. The logic block includes memory cells, a multiplexer structure, and a bypass select multiplexer (BSM). The memory cells are coupled in series to form a shift register controlled by a shift clock, each bit including two paired memory cells implementing master and slave latches. Each memory cell drives an input terminal of the multiplexer structure. The BSM drives a select terminal of the multiplexer structure and selects one signal from each pair of the memory cells. The shift clock drives one data input terminal of the BSM. When in shift register mode, the shift clock simultaneously shifts a value in each master latch to the corresponding slave latch and selects a value from one of the master latches. The output path bypasses the slave latch of the selected bit.

摘要翻译： 当编程为用作移位寄存器时，可编程逻辑块通过绕过最终从锁存器来减少输出延迟。 逻辑块包括存储器单元，多路复用器结构和旁路选择多路复用器（BSM）。 存储器单元串联耦合以形成由移位时钟控制的移位寄存器，每个位包括实现主锁存器和从锁存器的两个配对存储器单元。 每个存储单元驱动多路复用器结构的输入端。 BSM驱动多路复用器结构的选择端，并从每对存储单元中选择一个信号。 移位时钟驱动BSM的一个数据输入端。 在移位寄存器模式下，移位时钟同时将每个主锁存器中的值移位到相应的从锁存器，并从其中一个主锁存器中选择一个值。 输出路径旁路所选位的从锁存器。

公开(公告)号：US06294930B1

公开(公告)日：2001-09-25

申请号：US09479392

申请日：2000-01-06

申请人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

发明人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

IPC分类号： G06F738

CPC分类号： H03K19/17744 ,  H03K19/00361 ,  H03K19/1778 ,  H03K19/17788

摘要： The invention comprises an FPGA having a plurality of input reference voltages and/or output voltage supplies. In one embodiment, two or more differential amplifiers in the same configurable input buffer use different input reference voltages. According to a second aspect of the invention, the I/O pad line is configurably connected to the input reference voltage line, so that any configurable Input/Output Block (IOB) can be used to supply the input reference voltage. According to a third aspect of the invention, the reference input of an I/O is configurably connected to any of two or more input reference voltage lines. According to another aspect of the invention, a single input reference voltage and/or a single output voltage supply is applied to each IOB, with the IOBs grouped into sets. Each set of IOBs has a separate input reference voltage and/or a separate output voltage supply.

摘要翻译： 本发明包括具有多个输入参考电压和/或输出电压源的FPGA。 在一个实施例中，同一可配置输入缓冲器中的两个或多个差分放大器使用不同的输入参考电压。 根据本发明的第二方面，I / O焊盘线可配置地连接到输入参考电压线，使得可以使用任何可配置的输入/输出块（IOB）来提供输入参考电压。 根据本发明的第三方面，I / O的参考输入可配置地连接到两个或更多个输入参考电压线中的任一个。 根据本发明的另一方面，将单个输入参考电压和/或单个输出电压电源应用于每个IOB，其中IOB被分组成组。 每组IOB具有单独的输入参考电压和/或单独的输出电压电源。

公开(公告)号：US5877632A

公开(公告)日：1999-03-02

申请号：US837023

申请日：1997-04-11

申请人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

发明人： F. Erich Goetting ,  Scott O. Frake ,  Venu M. Kondapalli ,  Steven P. Young

IPC分类号： G06F7/38 ,  H03K19/003 ,  H03K19/094 ,  H03K19/177 ,  H03K19/0948

CPC分类号： H03K19/17744 ,  H03K19/00361 ,  H03K19/1778 ,  H03K19/17788

摘要： The invention comprises an FPGA having a plurality of input reference voltages and/or output voltage supplies. In one embodiment, two or more differential amplifiers in the same configurable input buffer use different input reference voltages. According to a second aspect of the invention, the I/O pad line is configurably connected to the input reference voltage line, so that any configurable Input/Output Block (IOB) can be used to supply the input reference voltage. According to a third aspect of the invention, the reference input of an I/O is configurably connected to any of two or more input reference voltage lines.

摘要翻译： 本发明包括具有多个输入参考电压和/或输出电压源的FPGA。 在一个实施例中，同一可配置输入缓冲器中的两个或多个差分放大器使用不同的输入参考电压。 根据本发明的第二方面，I / O焊盘线可配置地连接到输入参考电压线，使得可以使用任何可配置的输入/输出块（IOB）来提供输入参考电压。 根据本发明的第三方面，I / O的参考输入可配置地连接到两个或更多个输入参考电压线中的任一个。