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39 条记录 (耗时 0.038 秒)

    Method and apparatus for processor to operate at its natural clock frequency in the system
    3.
    发明授权
    Method and apparatus for processor to operate at its natural clock frequency in the system 有权

    公开(公告)号：US09658857B2

    公开(公告)日：2017-05-23

    申请号：US13555178

    申请日：2012-07-22

    申请人： Thang Tran

    发明人： Thang Tran

    IPC分类号： G06F1/00 ,  G06F1/04 ,  G06F1/12 ,  H04L7/00 ,  G06F9/38 ,  G06F1/10

    CPC分类号： G06F9/3871 ,  G06F1/10

    摘要： A mechanism to generate a self-clock within a synchronous processing unit of an asynchronous digital device. The self-clock is designed to match the worst-case delay of pipeline processing unit in such a way that the pipeline processing unit is operate at its own natural clock frequency and shutting off when there is no valid data to process. The synchronization logic of the processing unit consists of self-clock that generates output clock to synchronize with the internal clock edge if the processing unit is active or synchronize with the input clock edge if the processing unit is inactive.

    Modular pulp package
    5.
    外观设计
    Modular pulp package 有权
    模块化纸浆包装

    公开(公告)号：USD629310S1

    公开(公告)日：2010-12-21

    申请号：US29346565

    申请日：2009-11-02

    申请人： Thang Tran

    设计人： Thang Tran

    Methods and apparatus for setting up hardware loops in a deeply pipelined processor
    6.
    发明申请
    Methods and apparatus for setting up hardware loops in a deeply pipelined processor 审中-公开
    在深度流水线处理器中设置硬件环路的方法和设备

    公开(公告)号：US20050102659A1

    公开(公告)日：2005-05-12

    申请号：US10702363

    申请日：2003-11-06

    申请人： Ravi Singh ,  Thang Tran ,  Srikanth Kannan ,  Deepa Duraiswamy

    发明人： Ravi Singh ,  Thang Tran ,  Srikanth Kannan ,  Deepa Duraiswamy

    IPC分类号： G06F9/30 ,  G06F9/32 ,  G06F9/38 ,  G06F9/45

    CPC分类号： G06F9/381 ,  G06F9/30101 ,  G06F9/325

    摘要： Methods and apparatus are provided for issuing instructions in a processor having a pipeline. A method includes providing a loop buffer for holding program loop instructions and a register file for holding loop control parameters; in response to decoding of a first loop setup instruction, marking a first entry in the register file as a current entry and writing in the first entry loop control parameters represented in the first loop setup instruction; marking the current entry in the register file as an architectural entry in response to the first loop setup instruction being committed; and sending a loop bottom indicator down the pipeline with a loop bottom instruction.

    摘要翻译： 提供了用于在具有流水线的处理器中发出指令的方法和装置。 一种方法包括提供用于保存程序循环指令的循环缓冲器和用于保持循环控制参数的寄存器文件; 响应于第一循环设置指令的解码，将所述寄存器文件中的第一条目标记为当前条目并写入在所述第一循环设置指令中表示的所述第一条目循环控制参数; 将寄存器文件中的当前条目标记为响应于提交的第一循环设置指令的架构条目; 并使用循环底部指令向下流水线发送循环底部指示符。

    Apparatus and method for patching an instruction by providing a substitute instruction or instructions from an external memory responsive to detecting an opcode of the instruction
    7.
    发明授权
    Apparatus and method for patching an instruction by providing a substitute instruction or instructions from an external memory responsive to detecting an opcode of the instruction 失效
    响应于检测到指令的操作码，通过从外部存储器提供替代指令或指令来修补指令的装置和方法

    公开(公告)号：US5983337A

    公开(公告)日：1999-11-09

    申请号：US873733

    申请日：1997-06-12

    申请人： Rupaka Mahalingaiah ,  Thang Tran

    发明人： Rupaka Mahalingaiah ,  Thang Tran

    IPC分类号： G06F9/26 ,  G06F9/318 ,  G06F9/445 ,  G06F15/00 ,  G06F9/00 ,  G06F9/30

    CPC分类号： G06F9/3017 ,  G06F8/66 ,  G06F9/268 ,  G06F9/328

    摘要： A superscalar microprocessor implements instruction level patching. A instruction fetch unit includes a register for storing opcodes of instructions to be patched. When an instruction is fetched, the instruction fetch unit compares the opcode of the fetched instruction to the opcode stored in the patch opcode register. If the opcode of the fetched instruction matches an opcode stored in the patch opcode register, the instruction is dispatched to a microcode instruction unit. The microcode instruction unit invokes a patch microcode routine that dispatches a plurality of microcode instruction that causes a substitute microcode instruction stored in external memory to be loaded into patch data registers. The microcode instruction unit then dispatches the substitute instruction stored in the patch data registers and the substitute instruction is executed by a functional unit in place of the original instruction.

    摘要翻译： 超标量微处理器实现指令级补丁。 指令提取单元包括用于存储要修补的指令的操作码的寄存器。 当指令被取出时，指令提取单元将获取的指令的操作码与存储在补丁操作码寄存器中的操作码进行比较。 如果获取的指令的操作码与存储在补丁操作码寄存器中的操作码相匹配，则将指令发送到微代码指令单元。 微代码指令单元调用补丁微代码程序，该程序将存储在外部存储器中的代替微代码指令的多个微代码指令分派到补丁数据寄存器中。 微代码指令单元然后分派存储在补丁数据寄存器中的替代指令，代替指令由功能单元代替原始指令执行。

    Multi-threading processors, integrated circuit devices, systems, and processes of operation and manufacture
    9.
    发明授权
    Multi-threading processors, integrated circuit devices, systems, and processes of operation and manufacture 有权
    多线程处理器，集成电路设备，系统以及操作和制造过程

    公开(公告)号：US07890735B2

    公开(公告)日：2011-02-15

    申请号：US11466621

    申请日：2006-08-23

    申请人： Thang Tran

    发明人： Thang Tran

    IPC分类号： G06F15/80 ,  G06F9/30

    CPC分类号： G06F9/3851 ,  G06F1/324 ,  G06F1/3296 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/324 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/3885

    摘要： A multi-threaded microprocessor (1105) for processing instructions in threads. The microprocessor (1105) includes first and second decode pipelines (1730.0, 1730.1), first and second execute pipelines (1740, 1750), and coupling circuitry (1916) operable in a first mode to couple first and second threads from the first and second decode pipelines (1730.0, 1730.1) to the first and second execute pipelines (1740, 1750) respectively, and the coupling circuitry (1916) operable in a second mode to couple the first thread to both the first and second execute pipelines (1740, 1750). Various processes of manufacture, articles of manufacture, processes and methods of operation, circuits, devices, and systems are disclosed.

    摘要翻译： 一种用于处理线程中的指令的多线程微处理器（1105）。 微处理器（1105）包括第一和第二解码流水线（1730.0,1730.1），第一和第二执行流水线（1740,1750）以及可在第一模式下操作的耦合电路（1916），以将第一和第二线程从第一和第二 分别将管线（1730.0,1730.1）解码到第一和第二执行管线（1740,1750），并且耦合电路（1916）可在第二模式下操作以将第一线程耦合到第一和第二执行管线（1740,1750） ）。 公开了各种制造方法，制品，工艺和操作方法，电路，装置和系统。

    Configurable cache system depending on instruction type
    10.
    发明申请
    Configurable cache system depending on instruction type 有权
    可配置缓存系统取决于指令类型

    公开(公告)号：US20060271738A1

    公开(公告)日：2006-11-30

    申请号：US11136169

    申请日：2005-05-24

    申请人： Thang Tran ,  Raul Garibay ,  Muralidharan Chinnakonda ,  Paul Miller

    发明人： Thang Tran ,  Raul Garibay ,  Muralidharan Chinnakonda ,  Paul Miller

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0897 ,  G06F9/30043 ,  G06F9/3824 ,  G06F9/3885 ,  G06F12/0811 ,  G06F12/0888 ,  G06F2212/1021

    摘要： A processor comprises decode logic that determines an instruction type for each instruction fetched, a first level cache, a second level cache coupled to the first level cache, and control logic operatively coupled to the first and second level caches. The control logic preferably causes cache linefills to be performed to the first level cache upon cache misses for a first type of instruction, but precludes linefills from being performed to the first level cache for a second type of instruction.

    摘要翻译： 处理器包括解码逻辑，其确定所取得的每条指令的指令类型，第一级高速缓存，耦合到第一级高速缓存的第二级高速缓存以及可操作地耦合到第一和第二级高速缓存的控制逻辑。 控制逻辑优选地在对于第一类型的指令的高速缓存未命中时，对第一级高速缓存执行高速缓存行填充，但是排除了对于第二类型的指令而对第一级高速缓存执行排线。