公开(公告)号：US20050022068A1

公开(公告)日：2005-01-27

申请号：US10616635

申请日：2003-07-10

申请人： Michael Billeci ,  Timothy Slegel

发明人： Michael Billeci ,  Timothy Slegel

IPC分类号： G06F11/00 ,  G06F11/22

CPC分类号： G06F11/2268

摘要： An embodiment of the invention is a method for capturing hardware trace data. A wrap-back address space is defined and during compression mode, trace data is circularly stored in the wrap-back address space. Upon exiting compression mode, a write address is established for further trace data such that trace data prior to existing compression mode is maintained.

摘要翻译： 本发明的实施例是用于捕获硬件跟踪数据的方法。 定义回绕地址空间，在压缩模式期间，跟踪数据循环存储在回绕地址空间中。 在退出压缩模式时，为进一步的跟踪数据建立写入地址，使得维持现有压缩模式之前的跟踪数据。

公开(公告)号：US20080016409A1

公开(公告)日：2008-01-17

申请号：US11779561

申请日：2007-07-18

申请人： Michael Billeci ,  Timothy Slegel

发明人： Michael Billeci ,  Timothy Slegel

IPC分类号： G06F11/00

CPC分类号： G06F11/2268

摘要： Methods and systems for pre-detecting a hardware hang in a processor. The methods comprise maintaining a count of a number of cycles in a predefined time interval without an instruction being completed; detecting a pre-hang condition if said count is within N counts of a hang limit; initiating trace capture in response to detecting said pre-hang condition; and detecting a hang condition if said count equals said hang limit.

摘要翻译： 用于预检测处理器中的硬件挂起的方法和系统。 所述方法包括在预定义的时间间隔内保持多个周期的计数，而不完成指令; 如果所述计数在暂停限制的N个计数内，则检测预挂起状态; 响应于检测到所述预悬挂条件而启动跟踪捕获; 并且如果所述计数等于所述挂起限制，则检测挂起状况。

公开(公告)号：US20090240921A1

公开(公告)日：2009-09-24

申请号：US12051486

申请日：2008-03-19

申请人： Khary J. Alexander ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei

发明人： Khary J. Alexander ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei

IPC分类号： G06F9/30

CPC分类号： G06F9/3865 ,  G06F9/3836 ,  G06F9/3842

摘要： A computer processing system is provided. The computer processing system includes a first datastore that stores a subset of information associated with an instruction. A first stage of a processor pipeline writes the subset of information to the first datastore based on an execution of an operation associated with the instruction. A second stage of the pipeline initiates reprocessing of the operation associated with the instruction based on the subset of information stored in the first datastore.

摘要翻译： 提供了一种计算机处理系统。 计算机处理系统包括存储与指令相关联的信息的子集的第一数据存储区。 处理器流水线的第一阶段基于与指令相关联的操作的执行将信息子集写入第一数据存储区。 管道的第二阶段基于存储在第一数据存储区中的信息子集来启动与指令相关联的操作的再处理。

公开(公告)号：US07082550B2

公开(公告)日：2006-07-25

申请号：US10435914

申请日：2003-05-12

申请人： Michael Billeci ,  Chung-Lung K. Shum ,  Timothy J. Slegel

发明人： Michael Billeci ,  Chung-Lung K. Shum ,  Timothy J. Slegel

IPC分类号： G06F11/16

CPC分类号： G06F11/1695 ,  G06F11/1641

摘要： A processor responsive to a clock cycle includes a base-unit, a mirror-unit that is a duplicate instance of the base-unit, a non-duplicate-unit in signal communication with the base and mirror units, a first staging register disposed at the input to the mirror-unit for delaying the input signal thereto by at least one clock cycle, and a second staging register disposed at the output of the mirror-unit for delaying the output signal therefrom by at least one clock cycle. The non-duplicate-unit includes a comparator for comparing the output signals of the base and mirror units.

摘要翻译： 响应于时钟周期的处理器包括基本单元，作为基本单元的重复实例的镜像单元，与基础单元和镜像单元进行信号通信的非重复单元，第一分段寄存器，其布置在 用于将输入信号延迟至少一个时钟周期的反射镜单元的输入，以及设置在镜单元的输出处的第二分段寄存器，用于将其输出信号延迟至少一个时钟周期。 非重复单元包括用于比较基座和反射镜单元的输出信号的比较器。

公开(公告)号：US09075600B2

公开(公告)日：2015-07-07

申请号：US12822974

申请日：2010-06-24

申请人： Gregory W. Alexander ,  Brian D. Barrick ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei ,  David A. Schroter

发明人： Gregory W. Alexander ,  Brian D. Barrick ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei ,  David A. Schroter

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30101 ,  G06F9/3838 ,  G06F9/384

摘要： A computer implemented method of processing instructions of a computer program. The method comprises providing at least two copies of program status data; identifying a first update instruction of the instructions that writes to at least one field of the program status data; and associating the first update instruction with a first copy of the at least two copies of program status data.

摘要翻译： 一种处理计算机程序指令的计算机实现方法。 该方法包括提供程序状态数据的至少两个副本; 识别写入所述程序状态数据的至少一个字段的所述指令的第一更新指令; 以及将所述第一更新指令与所述至少两个程序状态数据副本的第一副本相关联。

公开(公告)号：US08516228B2

公开(公告)日：2013-08-20

申请号：US12051486

申请日：2008-03-19

申请人： Khary J. Alexander ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei

发明人： Khary J. Alexander ,  Michael Billeci ,  Fadi Y. Busaba ,  Bruce C. Giamei

IPC分类号： G06F9/00

CPC分类号： G06F9/3865 ,  G06F9/3836 ,  G06F9/3842

摘要： A computer processing system is provided. The computer processing system includes a first datastore that stores a subset of information associated with an instruction. A first stage of a processor pipeline writes the subset of information to the first datastore based on an execution of an operation associated with the instruction. A second stage of the pipeline initiates reprocessing of the operation associated with the instruction based on the subset of information stored in the first datastore.

摘要翻译： 提供了一种计算机处理系统。 计算机处理系统包括存储与指令相关联的信息的子集的第一数据存储区。 处理器流水线的第一阶段基于与指令相关联的操作的执行将信息子集写入第一数据存储区。 管道的第二阶段基于存储在第一数据存储区中的信息子集来启动与指令相关联的操作的再处理。

公开(公告)号：US08201067B2

公开(公告)日：2012-06-12

申请号：US12037038

申请日：2008-02-25

申请人： Fadi Y. Busaba ,  Khary J. Alexander ,  Michael Billeci ,  Bruce C. Giamei ,  Vimal M. Kapadia

发明人： Fadi Y. Busaba ,  Khary J. Alexander ,  Michael Billeci ,  Bruce C. Giamei ,  Vimal M. Kapadia

IPC分类号： G06F11/00 ,  G08C25/00 ,  H03M13/00 ,  H04L1/00

CPC分类号： G06F11/10

摘要： A method for processor error checking including receiving an instruction data, generating a pre-processing parity data based on the instruction data, maintaining the pre-processing parity data, processing the instruction data, generating a post-processing parity data based on the processed instruction data, checking for an error related to processing the instruction data by comparing the post-processing parity data to the pre-processing parity data, and transmitting an error signal that indicates the error related to processing the instruction data occurred if the post-processing parity data does not match the pre-processing parity data, wherein checking for the error related to processing the instruction data is performed without using a duplicate processing circuitry.

摘要翻译： 一种用于处理器错误检查的方法，包括接收指令数据，基于指令数据产生预处理奇偶校验数据，维持预处理奇偶校验数据，处理指令数据，基于处理指令产生后处理奇偶校验数据 数据，通过将后处理奇偶校验数据与预处理奇偶校验数据进行比较来检查与处理指令数据相关的错误，以及如果后处理奇偶校验数据发送指示与处理指令数据相关的错误的错误信号 数据与预处理奇偶校验数据不匹配，其中在不使用重复处理电路的情况下执行检查与处理指令数据有关的错误。

公开(公告)号：US07889569B2

公开(公告)日：2011-02-15

申请号：US12105816

申请日：2008-04-18

申请人： Michael Billeci

发明人： Michael Billeci

IPC分类号： G11C7/22

CPC分类号： G06F9/30098 ,  G06F9/52

摘要： A system for controlling asynchronous updates to a register, the system including a generally accessible register that is asynchronously updateable by hardware and software. The system also includes protection logic that is in communication with the register. The protection logic includes circuitry to prevent a hardware update to the register from being overwritten by a software update.

摘要翻译： 一种用于控制对寄存器的异步更新的系统，该系统包括可由硬件和软件异步地更新的通常可访问的寄存器。 该系统还包括与寄存器通信的保护逻辑。 保护逻辑包括防止硬件对寄存器的更新被软件更新覆盖的电路。

公开(公告)号：US20090217077A1

公开(公告)日：2009-08-27

申请号：US12037038

申请日：2008-02-25

申请人： Fadi Y. Busaba ,  Khary J. Alexander ,  Michael Billeci ,  Bruce C. Giamei ,  Vimal M. Kapadia

发明人： Fadi Y. Busaba ,  Khary J. Alexander ,  Michael Billeci ,  Bruce C. Giamei ,  Vimal M. Kapadia

IPC分类号： G06F11/07

CPC分类号： G06F11/10

摘要： A method for processor error checking including receiving an instruction data, generating a pre-processing parity data based on the instruction data, maintaining the pre-processing parity data, processing the instruction data, generating a post-processing parity data based on the processed instruction data, checking for an error related to processing the instruction data by comparing the post-processing parity data to the pre-processing parity data, and transmitting an error signal that indicates the error related to processing the instruction data occurred if the post-processing parity data does not match the pre-processing parity data, wherein checking for the error related to processing the instruction data is performed without using a duplicate processing circuitry.

摘要翻译： 一种用于处理器错误检查的方法，包括接收指令数据，基于指令数据产生预处理奇偶校验数据，维持预处理奇偶校验数据，处理指令数据，基于处理指令产生后处理奇偶校验数据 数据，通过将后处理奇偶校验数据与预处理奇偶校验数据进行比较来检查与处理指令数据相关的错误，以及如果后处理奇偶校验数据发送指示与处理指令数据相关的错误的错误信号 数据与预处理奇偶校验数据不匹配，其中在不使用重复处理电路的情况下执行检查与处理指令数据有关的错误。

公开(公告)号：US08453124B2

公开(公告)日：2013-05-28

申请号：US12645687

申请日：2009-12-23

申请人： Gregory W. Alexander ,  Jane Bartik ,  Michael Billeci ,  David Hutton ,  Christian Jacobi ,  Jang-Soo Lee ,  Eric Schwarz ,  Chung-Lung Shum ,  Phil C. Yeh

发明人： Gregory W. Alexander ,  Jane Bartik ,  Michael Billeci ,  David Hutton ,  Christian Jacobi ,  Jang-Soo Lee ,  Eric Schwarz ,  Chung-Lung Shum ,  Phil C. Yeh

IPC分类号： G06F9/44

CPC分类号： G06F11/348 ,  G06F11/3409

摘要： A system and method for collecting instrumentation data in a processor with a pipelined instruction execution stages arranged in an out-of-order execution architecture. One instruction group in a Global Completion Table is marked as a tagged group. Instrumentation data is stored for processing stages processing instructions associated with the tagged group. Sample signal pulses trigger a determination of whether the tagged group is the next-to-complete instruction group. When the sample pulse occurs at a time when the tagged group is the next-to-complete group, the instrumentation data is written as an output. Instrumentation data present during sample pulses that occur when the tagged group is not the next-to-complete group is optionally discarded. Sample pulses are generated at a rate equal to the desired sample rate times the number of groups in the global completion table to better ensure occurrence of a next-to-complete tagged group.

摘要翻译： 一种用处理器收集仪器数据的系统和方法，其中流水线指令执行阶段以无序执行体系结构排列。 全局完成表中的一个指令组被标记为标记组。 存储用于与标记组相关联的处理阶段处理指令的仪表数据。 采样信号脉冲触发确定标记的组是否是下一个完成指令组。 当标记的组是下一个完成组时，当采样脉冲发生时，仪表数据被写为输出。 当标记的组不是下一个到完整的组时发生的采样脉冲期间存在的仪器数据被任选地丢弃。 以等于所需采样率的速率乘以采样脉冲乘以全局完成表中的组数，以更好地确保下一个到完整标记组的发生。