公开(公告)号：US5990582A

公开(公告)日：1999-11-23

申请号：US942447

申请日：1997-10-01

申请人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith

发明人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith

IPC分类号： G06F1/00 ,  G06F3/06 ,  G06F9/445 ,  G06F11/07 ,  G06F11/273 ,  G06F11/30 ,  G06F11/32 ,  G06F11/34 ,  G06F13/40 ,  G06F21/00 ,  H04L12/12 ,  H04L12/24 ,  H04L12/26 ,  H04L12/40 ,  H04L12/56 ,  H04L29/06 ,  H04L29/08 ,  H05K7/20

CPC分类号： G06F9/4411 ,  F04D29/601 ,  G06F11/0748 ,  G06F11/0772 ,  G06F11/2294 ,  G06F11/328 ,  G06F11/3466 ,  G06F13/4027 ,  G06F13/4081 ,  G06F21/305 ,  G06F21/31 ,  H04L12/12 ,  H04L41/12 ,  H04L41/22 ,  H04L49/90 ,  H04L67/1002 ,  G06F11/0793 ,  G06F11/3058 ,  G06F11/3476 ,  G06F11/3495 ,  G06F2003/0692 ,  G06F2201/86 ,  G06F3/0601 ,  H04L41/0213 ,  Y02B60/34 ,  Y10T307/858 ,  Y10T307/937

摘要： A cooling system for cooling components of a computer is provided. The cooling system includes a DC fan which operates at a speed which is substantially proportional to the voltage that is applied to the fan. A zener diode voltage divider is connected in series between a voltage source and a first input of the fan. The second input of the fan is connected to a reference voltage source. A switch is also connected in series between the voltage source and the first voltage input of the fan so as to be connected in parallel with the zener diode voltage divider. When the switch is in a first position, the voltage produced by the voltage source is applied directly to the fan allowing the fan to operate at a first speed. When the switch is in a second position, the voltage from the voltage source is applied to the first input of the fan through the zener diode such that the first input of the fan receives a second voltage that is less than the first voltage thereby causing the fan to operate at a second speed. The zener diode voltage divider is substantially current independent such that the voltage drop across the zener diode is substantially independent of the current that is drawn by the fan.

摘要翻译： 提供了一种用于冷却计算机组件的冷却系统。 冷却系统包括直流风扇，其以与施加到风扇的电压基本成比例的速度运行。 齐纳二极管分压器串联连接在电压源和风扇的第一输入端之间。 风扇的第二个输入端连接到参考电压源。 开关也串联连接在电压源和风扇的第一个电压输入端之间，以便与齐纳二极管分压器并联连接。 当开关处于第一位置时，由电压源产生的电压直接施加到风扇，允许风扇以第一速度运行。 当开关处于第二位置时，来自电压源的电压通过齐纳二极管施加到风扇的第一输入端，使得风扇的第一输入端接收小于第一电压的第二电压，由此导致 风扇以第二速度运行。 齐纳二极管分压器基本上是电流独立的，使得齐纳二极管两端的电压降基本上与风扇吸收的电流无关。

公开(公告)号：US5962933A

公开(公告)日：1999-10-05

申请号：US942216

申请日：1997-10-01

申请人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith

发明人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith

IPC分类号： G06F1/00 ,  G06F3/06 ,  G06F9/445 ,  G06F11/07 ,  G06F11/273 ,  G06F11/30 ,  G06F11/32 ,  G06F11/34 ,  G06F13/40 ,  G06F21/00 ,  H02P7/285 ,  H04L12/12 ,  H04L12/24 ,  H04L12/26 ,  H04L12/40 ,  H04L12/56 ,  H04L29/06 ,  H04L29/08 ,  H05K7/20 ,  H01H35/00

CPC分类号： G06F13/4027 ,  F04D27/004 ,  G06F11/0748 ,  G06F11/0772 ,  G06F11/2294 ,  G06F11/3055 ,  G06F11/3058 ,  G06F11/3089 ,  G06F11/328 ,  G06F11/3466 ,  G06F13/4081 ,  G06F21/305 ,  G06F21/31 ,  G06F9/4411 ,  H02P7/285 ,  H04L12/12 ,  H04L49/90 ,  H04L67/1002 ,  H05K7/20209 ,  G06F11/0793 ,  G06F11/3476 ,  G06F11/3495 ,  G06F2003/0692 ,  G06F2201/86 ,  G06F3/0601 ,  Y02B60/34 ,  Y10T307/766 ,  Y10T307/832 ,  Y10T307/858

摘要： A method of cooling computer components is provided. The method comprises positioning the fan adjacent computer components so that the fan is in a position to blow air over the computer components, connecting the fan to a first voltage source through a zener diode voltage divider, connecting the fan to a first voltage source through a switch, manipulating the switch into a first position wherein a first voltage is applied to the fan thereby inducing the fan to operate at a first speed and manipulating the switch into a second position wherein a second voltage is applied to the fan thereby inducing the fan to operate at a second speed which is less than the first speed.

摘要翻译： 提供了一种冷却计算机部件的方法。 该方法包括将风扇定位在计算机部件附近，使得风扇能够将空气吹过计算机部件，通过齐纳二极管分压器将风扇连接到第一电压源，通过一个第二电压源将风扇连接到第一电压源 开关，将开关操作到第一位置，其中第一电压被施加到风扇，从而导致风扇以第一速度操作并且将开关操作到第二位置，其中第二电压被施加到风扇，从而将风扇引导到 以低于第一速度的第二速度操作。

公开(公告)号：US06249834B1

公开(公告)日：2001-06-19

申请号：US08942404

申请日：1997-10-01

申请人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith ,  Don Agneta

发明人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith ,  Don Agneta

IPC分类号： G06F1300

CPC分类号： G06F1/206 ,  G06F1/20 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0745 ,  G06F11/0793 ,  G06F13/4027 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/22 ,  H04L67/1002 ,  H05K7/20836 ,  Y02D50/40

摘要： A system for expanding the loading capacity of a PCI bus in an information processing system having a multiple bus architecture. In one embodiment, the system comprises a processor-to-PCI bridge connected to a plurality of PCI-to-PCI bridges to generate multiple PCI buses. A plurality of add-in board connectors are coupled to each of the generated PCI buses. In another embodiment, the system comprises two or more processor-to-PCI bridges connected to a plurality of PCI-to-PCI bridges to generate multiple PCI buses. The resulting system expands the loading capacity of a PCI bus while adding resistance to single point failures.

摘要翻译： 一种用于在具有多总线架构的信息处理系统中扩展PCI总线的负载能力的系统。 在一个实施例中，系统包括连接到多个PCI到PCI桥接器的处理器到PCI桥以产生多个PCI总线。 多个附加板连接器耦合到每个生成的PCI总线。 在另一个实施例中，该系统包括连接到多个PCI至PCI桥接器以产生多个PCI总线的两个或多个处理器到PCI桥接器。 所产生的系统扩展了PCI总线的负载能力，同时增加了对单点故障的阻力。

公开(公告)号：US06195717B1

公开(公告)日：2001-02-27

申请号：US08942223

申请日：1997-10-01

申请人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith ,  Don Agneta

发明人： Michael G. Henderson ,  Carlton G. Amdahl ,  Dennis H. Smith ,  Don Agneta

IPC分类号： G06F1300

CPC分类号： G06F11/3058 ,  G06F1/20 ,  G06F1/206 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0748 ,  G06F11/0793 ,  G06F11/3024 ,  G06F11/3089 ,  G06F11/3466 ,  G06F13/4027 ,  G06F13/4081 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/06 ,  H04L41/22 ,  H04L43/0811 ,  H04L67/1002 ,  Y02D50/40

摘要： A method for expanding the loading capacity of a PCI bus in an information processing system having a multiple bus architecture. In one embodiment, the method comprises connecting a processor-to-PCI bridge to a plurality of PCI-to-PCI bridges to generate multiple PCI buses. A plurality of add-in board connectors are coupled to each of the generated PCI buses. In another embodiment, the method comprises connecting two or more processor-to-PCI bridges to a plurality of PCI-to-PCI bridges to generate multiple PCI buses. The resulting system expands the loading capacity of a PCI bus while adding fault-tolerance and resistance to single point failures.

摘要翻译： 一种用于在具有多总线架构的信息处理系统中扩展PCI总线的负载能力的方法。 在一个实施例中，该方法包括将处理器到PCI桥连接到多个PCI到PCI桥以产生多个PCI总线。 多个附加板连接器耦合到每个生成的PCI总线。 在另一个实施例中，该方法包括将两个或多个处理器到PCI桥连接到多个PCI到PCI桥以产生多个PCI总线。 所产生的系统扩展了PCI总线的负载能力，同时增加了对单点故障的容错和阻力。

公开(公告)号：US06324608B1

公开(公告)日：2001-11-27

申请号：US08943044

申请日：1997-10-01

申请人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

发明人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

IPC分类号： G06F1300

CPC分类号： G06F1/20 ,  G06F1/206 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0748 ,  G06F11/0766 ,  G06F11/0793 ,  G06F11/2294 ,  G06F11/328 ,  G06F11/3466 ,  G06F11/3476 ,  G06F11/3495 ,  G06F13/385 ,  G06F13/4027 ,  G06F13/4081 ,  G06F13/409 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H02P7/285 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/0659 ,  H04L41/0806 ,  H04L41/12 ,  H04L41/22 ,  H04L43/00 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073 ,  H04L67/1002 ,  H05K7/1492 ,  H05K7/207 ,  H05K7/20736 ,  Y02D50/40

摘要： Methods of removing and replacing data processing circuitry are provided comprising removing a network interface module from the computer without powering down the computer and removing an interface card from the network interface module. The further acts of replacing the interface card into the network interface module and replacing the network interface module into the computer without powering down the network computer are also performed in accordance with this method.

摘要翻译： 提供了删除和替换数据处理电路的方法，包括从计算机中移除网络接口模块而不关闭计算机并从网络接口模块移除接口卡。 根据该方法也进行将接口卡更换为网络接口模块并将网络接口模块更换为计算机而不关闭网络计算机的进一步动作。

公开(公告)号：US07263570B2

公开(公告)日：2007-08-28

申请号：US11417943

申请日：2006-05-03

申请人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

发明人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

IPC分类号： G06F13/00 ,  H05K5/00

CPC分类号： G06F1/20 ,  G06F1/206 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0748 ,  G06F11/0766 ,  G06F11/0793 ,  G06F11/2294 ,  G06F11/328 ,  G06F11/3466 ,  G06F11/3476 ,  G06F11/3495 ,  G06F13/385 ,  G06F13/4027 ,  G06F13/4081 ,  G06F13/409 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H02P7/285 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/0659 ,  H04L41/0806 ,  H04L41/12 ,  H04L41/22 ,  H04L43/00 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073 ,  H04L67/1002 ,  H05K7/1492 ,  H05K7/207 ,  H05K7/20736 ,  Y02D50/40

摘要： A method of electrically coupling a central processing unit (CPU) of a network server to a plurality of network interface modules. The method comprises providing each of the plurality of network interface modules with a respective bus adapter chip to route an I/O bus having a first format from the central processing unit to a primary side of each of the plurality of bus adaptor chips and routing another I/O bus of the first format from a secondary side of each of the plurality of bus adapter chips to respective ones of the network interface modules. The bus adapter chips also provide for arbitered access along the I/O buses and isolation of the CPU from electrical disruption when one the network interface modules is removed.

摘要翻译： 一种将网络服务器的中央处理单元（CPU）电耦合到多个网络接口模块的方法。 该方法包括为多个网络接口模块中的每一个提供相应的总线适配器芯片，以将具有第一格式的I / O总线从中央处理单元路由到多个总线适配器芯片中的每一个的初级侧，并路由另一个 第一格式的I / O总线从多个总线适配器芯片中的每一个的次级侧到相应的网络接口模块。 总线适配器芯片还提供沿着I / O总线的仲裁访问，并且当一个网络接口模块被移除时，CPU与电源中断的隔离。

公开(公告)号：US07065600B2

公开(公告)日：2006-06-20

申请号：US10808220

申请日：2004-03-23

申请人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

发明人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

IPC分类号： G06F13/00 ,  H05K5/00

CPC分类号： G06F1/20 ,  G06F1/206 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0748 ,  G06F11/0766 ,  G06F11/0793 ,  G06F11/2294 ,  G06F11/328 ,  G06F11/3466 ,  G06F11/3476 ,  G06F11/3495 ,  G06F13/385 ,  G06F13/4027 ,  G06F13/4081 ,  G06F13/409 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H02P7/285 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/0659 ,  H04L41/0806 ,  H04L41/12 ,  H04L41/22 ,  H04L43/00 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073 ,  H04L67/1002 ,  H05K7/1492 ,  H05K7/207 ,  H05K7/20736 ,  Y02D50/40

摘要： A method of electrically coupling a central processing unit (CPU) of a network server to a plurality of network interface modules. The method comprises providing each of the plurality of network interface modules with a respective bus adapter chip to route an I/O bus having a first format from the central processing unit to a primary side of each of the plurality of bus adaptor chips and routing another I/O bus of the first format from a secondary side of each of the plurality of bus adapter chips to respective ones of the network interface modules. The bus adapter chips also provide for arbitered access along the I/O buses and isolation of the CPU from electrical disruption when one the network interface modules is removed.

摘要翻译： 一种将网络服务器的中央处理单元（CPU）电耦合到多个网络接口模块的方法。 该方法包括为多个网络接口模块中的每一个提供相应的总线适配器芯片，以将具有第一格式的I / O总线从中央处理单元路由到多个总线适配器芯片中的每一个的初级侧，并路由另一个 第一格式的I / O总线从多个总线适配器芯片中的每一个的次级侧到各个网络接口模块。 总线适配器芯片还提供沿着I / O总线的仲裁访问，并且当一个网络接口模块被移除时，CPU与电源中断的隔离。

公开(公告)号：US06742069B2

公开(公告)日：2004-05-25

申请号：US10016296

申请日：2001-10-30

申请人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

发明人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Schiro ,  Dennis H. Smith

IPC分类号： G06F1300

CPC分类号： G06F1/20 ,  G06F1/206 ,  G06F1/26 ,  G06F3/0601 ,  G06F9/4411 ,  G06F11/0748 ,  G06F11/0766 ,  G06F11/0793 ,  G06F11/2294 ,  G06F11/328 ,  G06F11/3466 ,  G06F11/3476 ,  G06F11/3495 ,  G06F13/385 ,  G06F13/4027 ,  G06F13/4081 ,  G06F13/409 ,  G06F21/305 ,  G06F21/31 ,  G06F2003/0692 ,  G06F2201/86 ,  H02P7/285 ,  H04L12/12 ,  H04L41/0213 ,  H04L41/0659 ,  H04L41/0806 ,  H04L41/12 ,  H04L41/22 ,  H04L43/00 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073 ,  H04L67/1002 ,  H05K7/1492 ,  H05K7/207 ,  H05K7/20736 ,  Y02D50/40

摘要： A method of electrically coupling a central processing unit (CPU) of a network server to a plurality of network interface modules. The method comprises providing each of the plurality of network interface modules with a respective bus adapter chip to route an I/O bus having a first format from the central processing unit to a primary side of each of the plurality of bus adapter chips and routing another I/O bus of the first format from a secondary side of each of the plurality of bus adapter chips to respective ones of the network interface modules. The bus adapter chips also provide for arbitered access along the I/O buses and isolation of the CPU from electrical disruption when one of the network interface modules is removed.

摘要翻译： 一种将网络服务器的中央处理单元（CPU）电耦合到多个网络接口模块的方法。 该方法包括为多个网络接口模块中的每一个提供相应的总线适配器芯片，以将具有第一格式的I / O总线从中央处理单元路由到多个总线适配器芯片中的每一个的初级侧，并路由另一个 第一格式的I / O总线从多个总线适配器芯片中的每一个的次级侧到相应的网络接口模块。 总线适配器芯片还提供沿着I / O总线的仲裁访问，并且当其中一个网络接口模块被移除时，CPU与电气中断的隔离。

公开(公告)号：US06175490B1

公开(公告)日：2001-01-16

申请号：US08942194

申请日：1997-10-01

申请人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Shiro ,  Dennis H. Smith

发明人： Stephen E. J. Papa ,  Carlton G. Amdahl ,  Michael G. Henderson ,  Don Agneta ,  Don Shiro ,  Dennis H. Smith

IPC分类号： G06F116

CPC分类号： G06F13/409

摘要： A network server includes removable network interface modules mounted in a chassis. The network interface modules connect to a CPU through an interconnection assembly module. The network interface modules may comprise removable canisters containing a plurality of interface cards.

摘要翻译： 网络服务器包括安装在机箱中的可移动网络接口模块。 网络接口模块通过互连组件模块连接到CPU。 网络接口模块可以包括包含多个接口卡的可移除的容器。

公开(公告)号：US06253334B1

公开(公告)日：2001-06-26

申请号：US08941995

申请日：1997-10-01

申请人： Carlton G. Amdahl ,  Dennis H. Smith ,  Don A. Agneta

发明人： Carlton G. Amdahl ,  Dennis H. Smith ,  Don A. Agneta

IPC分类号： G06F1116

CPC分类号： G06F1/20 ,  G06F1/206 ,  G06F13/4027 ,  G06F13/4081 ,  H04L29/06 ,  H04L41/0809 ,  H04L41/12 ,  H04L67/1002 ,  H04L69/40 ,  H04L2029/06054

摘要： A fault-tolerant computer system includes a processor and a memory, connected to a system bus. The system includes at least two mirrored circuits, at least two mirrored IO devices, a detection means and a re-route means. The two mirrored circuits each include an interface to the system bus, and an IO interface. The input/output interface of each of the mirrored circuits is connected to one of the two mirrored IO devices. Detection means detect a load imbalance in the data transfer between the system bus and either one of the two mirrored IO devices. In response to the detection of a load imbalance, the re-route means re-routes the data transfer between the system bus and the other one of the two mirrored IO devices. In another embodiment, a fault-tolerant computer system includes a first, second and third IO bus, legacy devices, and two IO devices. The first IO bus is connected to the system bus. The legacy devices are connected to the first IO bus. The second and third IO buses are each connected to the system bus. The IO devices are each connected to a corresponding one of the second and third IO buses. An other embodiment of the invention can be characterized as an apparatus for transferring data between at least one transport protocol stack and a plurality of network adapters coupled to a computer network that supports recovery from network adapter and a connection failure.

摘要翻译： 容错计算机系统包括连接到系统总线的处理器和存储器。 该系统包括至少两个镜像电路，至少两个镜像IO设备，检测装置和重新路由装置。 两个镜像电路各自包括与系统总线的接口和IO接口。 每个镜像电路的输入/输出接口连接到两个镜像IO设备之一。 检测装置检测系统总线和两个镜像IO设备中的任何一个之间的数据传输中的负载不平衡。 响应于负载不平衡的检测，重新路由装置重新路由系统总线和两个镜像IO设备中的另一个之间的数据传输。 在另一个实施例中，容错计算机系统包括第一，第二和第三IO总线，传统设备和两个IO设备。 第一个IO总线连接到系统总线。 传统设备连接到第一个IO总线。 第二和第三IO总线都连接到系统总线。 IO设备各自连接到第二和第三IO总线中相应的一个。 本发明的另一实施例可以被表征为用于在至少一个传输协议栈和耦合到支持从网络适配器恢复的计算机网络和连接故障的多个网络适配器之间传送数据的装置。