公开(公告)号：US06820143B2

公开(公告)日：2004-11-16

申请号：US10322127

申请日：2002-12-17

申请人： Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  David Shippy ,  Thuong Quang Truong

发明人： Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  David Shippy ,  Thuong Quang Truong

IPC分类号： G06F1328

CPC分类号： G06F12/0817 ,  G06F12/0897

摘要： A system and method are provided for improving performance of a computer system by providing a direct data transfer between different processors. The system includes a first and second processor. The first processor is in need of data. The system also includes a directory in communication with the first processor. The directory receives a data request for the data and contains information as to where the data is stored. A cache is coupled to the second processor. An internal bus is coupled between the first processor and the cache to transfer the data from the cache to the first processor when the data is found to be stored in the cache.

摘要翻译： 提供了一种通过在不同处理器之间提供直接数据传输来提高计算机系统的性能的系统和方法。 该系统包括第一和第二处理器。 第一个处理器需要数据。 该系统还包括与第一处理器通信的目录。 目录接收到数据的数据请求，并包含有关数据存储位置的信息。 缓存耦合到第二处理器。 当发现数据被存储在高速缓存中时，内部总线耦合在第一处理器和高速缓存之间以将数据从高速缓存传送到第一处理器。

公开(公告)号：US06961820B2

公开(公告)日：2005-11-01

申请号：US10366440

申请日：2003-02-12

申请人： Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  David J. Shippy ,  Thuong Quang Truong

发明人： Michael Norman Day ,  Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  David J. Shippy ,  Thuong Quang Truong

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F12/12

CPC分类号： G06F12/126

摘要： A system and method are provided for efficiently processing data with a cache in a computer system. The computer system has a processor, a cache and a system memory. The processor issues a data request for streaming data. The streaming data has one or more small data portions. The system memory is in communication with the processor. The system memory has a specific area for storing the streaming data. The cache is coupled to the processor. The cache has a predefined area locked for the streaming data. A cache controller is coupled to the cache and is in communication with both the processor and the system memory to transmit at least one small data portion of the streaming data from the specific area of the system memory to the predefined area of the cache when the one small data portion is not found in the predefined area of the cache.

摘要翻译： 提供了一种系统和方法，用于在计算机系统中用高速缓存高效地处理数据。 计算机系统具有处理器，缓存和系统存储器。 处理器发出流数据的数据请求。 流数据具有一个或多个小数据部分。 系统存储器与处理器通信。 系统存储器具有用于存储流数据的特定区域。 缓存耦合到处理器。 高速缓存具有为流数据锁定的预定义区域。 高速缓存控制器耦合到高速缓存，并且与处理器和系统存储器通信，以将流式数据的至少一个小数据部分从系统存储器的特定区域发送到高速缓存的预定义区域 在缓存的预定义区域中没有找到小数据部分。

公开(公告)号：US07657667B2

公开(公告)日：2010-02-02

申请号：US10809553

申请日：2004-03-25

申请人： Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  Thuong Quang Truong

发明人： Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu ,  Thuong Quang Truong

IPC分类号： G06F13/28

CPC分类号： G06F13/28 ,  G06F12/0835 ,  G06F12/0837 ,  G06F12/0862

摘要： The present invention provides a method and a system for providing cache management commands in a system supporting a DMA mechanism and caches. A DMA mechanism is set up by a processor. Software running on the processor generates cache management commands. The DMA mechanism carries out the commands, thereby enabling the software program management of the caches. The commands include commands for writing data to the cache, loading data from the cache, and for marking data in the cache as no longer needed. The cache can be a system cache or a DMA cache.

摘要翻译： 本发明提供了一种用于在支持DMA机制和高速缓存的系统中提供高速缓存管理命令的方法和系统。 DMA机制由处理器设置。 处理器上运行的软件会生成缓存管理命令。 DMA机制执行命令，从而实现高速缓存的软件程序管理。 这些命令包括用于将数据写入缓存的命令，从高速缓存加载数据，以及用于在不再需要的情况下将数据标记在缓存中。 缓存可以是系统缓存或DMA高速缓存。

公开(公告)号：US07698473B2

公开(公告)日：2010-04-13

申请号：US11029891

申请日：2005-01-05

申请人： Takeshi Yamazaki ,  Tsutomu Horikawa ,  James Allan Kahle ,  Charles Ray Johns ,  Michael Norman Day ,  Peichun Peter Liu

发明人： Takeshi Yamazaki ,  Tsutomu Horikawa ,  James Allan Kahle ,  Charles Ray Johns ,  Michael Norman Day ,  Peichun Peter Liu

IPC分类号： G06F13/28 ,  G06F15/167

CPC分类号： G06F13/28 ,  Y02D10/14

摘要： Methods and apparatus provide for transferring a plurality of data blocks between a shared memory and a local memory of a processor in response to a single DMA command issued by the processor to a direct memory access controller (DMAC), wherein the processor is capable of operative communication with the shared memory and the DMAC is operatively coupled to the local memory.

摘要翻译： 方法和装置提供了响应于处理器向直接存储器访问控制器（DMAC）发出的单个DMA命令，在处理器的共享存储器和本地存储器之间传送多个数据块，其中处理器能够操作 与共享存储器和DMAC的通信可操作地耦合到本地存储器。

公开(公告)号：US07225277B2

公开(公告)日：2007-05-29

申请号：US10655370

申请日：2003-09-04

申请人： Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Quang Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

发明人： Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Quang Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A system and method are provided for setting up a direct memory access for a first processor. The system includes the first processor and a local memory. The local memory is coupled to the first processor. A first direct memory access controller (DMAC) is coupled to the first processor and the local memory. A system memory is in communication with the first DMAC. A second processor is in communication with the first DMAC such that the second processor sets up the first DMAC to handle data transfer between the local memory and the system memory. The second processor is interrupted when the first DMAC finishes handling the data transfer.

摘要翻译： 提供了一种用于为第一处理器建立直接存储器访问的系统和方法。 该系统包括第一处理器和本地存储器。 本地存储器耦合到第一处理器。 第一直接存储器存取控制器（DMAC）耦合到第一处理器和本地存储器。 系统存储器与第一DMAC通信。 第二处理器与第一DMAC通信，使得第二处理器设置第一DMAC来处理本地存储器和系统存储器之间的数据传输。 当第一个DMAC完成处理数据传输时，第二个处理器中断。

公开(公告)号：US06931493B2

公开(公告)日：2005-08-16

申请号：US10346294

申请日：2003-01-16

申请人： Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu

发明人： Charles Ray Johns ,  James Allan Kahle ,  Peichun Peter Liu

IPC分类号： G06F12/12 ,  G06F12/08

CPC分类号： G06F12/123 ,  G06F12/128

摘要： The present invention provides for determining an MRU or LRU way of a partitioned cache. The partitioned cache has a plurality of ways. There are a plurality of partitions, each partition comprising at least one way. An updater is employable to update a logic table as a function of an access of a way. Partition comparison logic is employable to determine whether two ways are members of the same partition, and to allow the comparison of the ways correlating to a first matrix indices and a second matrix indices. An intersection generator is employable to create an intersection box of the memory table as a function of a first and second matrix indices. Access order logic is employable to combine the output of the intersection generator, thereby determining which way is the most or least recently used way.

摘要翻译： 本发明提供用于确定分区高速缓存的MRU或LRU方式。 分区缓存具有多种方式。 存在多个分区，每个分区包括至少一个方式。 更新器可用于根据方式的访问来更新逻辑表。 分区比较逻辑可用于确定两种方式是否是相同分区的成员，并且允许比较与第一矩阵索引和第二矩阵索引相关的方式。 交叉点生成器可用于根据第一和第二矩阵索引创建存储表的交集框。 访问顺序逻辑可用于组合交叉发生器的输出，从而确定哪种方式是最近或最近最少使用的方式。

公开(公告)号：US07725618B2

公开(公告)日：2010-05-25

申请号：US10902474

申请日：2004-07-29

申请人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： The present invention provides a method and apparatus for creating memory barriers in a Direct Memory Access (DMA) device. A memory barrier command is received and a memory command is received. The memory command is executed based on the memory barrier command. A bus operation is initiated based on the memory barrier command. A bus operation acknowledgment is received based on the bus operation. The memory barrier command is executed based on the bus operation acknowledgment. In a particular aspect, memory barrier commands are direct memory access sync (dmasync) and direct memory access enforce in-order execution of input/output (dmaeieio) commands.

摘要翻译： 本发明提供了一种用于在直接存储器访问（DMA）设备中创建存储障碍的方法和装置。 接收到存储器屏障命令并接收存储器命令。 内存命令是根据内存屏障命令执行的。 基于内存障碍命令启动总线操作。 基于总线操作接收总线操作确认。 基于总线操作确认执行存储器障碍命令。 在特定方面，存储器屏障命令是直接存储器访问同步（dmasync），并且直接存储器访问强制执行输入/输出（dmaeie））命令的按顺序执行。

公开(公告)号：US07243200B2

公开(公告)日：2007-07-10

申请号：US10891772

申请日：2004-07-15

申请人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Norman Day ,  Charles Ray Johns ,  Peichun Peter Liu ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F12/00

CPC分类号： G06F13/28

摘要： A method, an apparatus, and a computer program are provided for controlling memory access. Direct Memory Access (DMA) units have become commonplace in a number of bus architectures. However, managing limited system resources has become a challenge with multiple DMA units. In order to mange the multitude of commands generated and preserve dependencies, embedded flags in commands or a barrier command are used. These operations then can control the order in which commands are executed so as to preserve dependencies.

摘要翻译： 提供了一种用于控制存储器访问的方法，装置和计算机程序。 直接存储器访问（DMA）单元已经在许多总线架构中变得普遍。 然而，管理有限的系统资源已成为多个DMA单元的挑战。 为了管理生成的多个命令并保留依赖关系，使用命令中的嵌入式标志或障碍命令。 这些操作然后可以控制执行命令的顺序，以便保留依赖性。

公开(公告)号：US07055004B2

公开(公告)日：2006-05-30

申请号：US10655366

申请日：2003-09-04

申请人： Jonathan James DeMent ,  Ronald Hall ,  Peichun Peter Liu ,  Thuong Quang Truong

发明人： Jonathan James DeMent ,  Ronald Hall ,  Peichun Peter Liu ,  Thuong Quang Truong

IPC分类号： G06F12/12

CPC分类号： G06F12/126 ,  G06F12/125 ,  G06F12/127 ,  Y10S707/99945 ,  Y10S707/99948

摘要： The present invention provides for a cache-accessing system employing a binary tree with decision nodes. A cache comprising a plurality of sets is provided. A locking or streaming replacement strategy is employed for individual sets of the cache. A replacement management table is also provided. The replacement management table is employable for managing a replacement policy of information associated with the plurality of sets. A pseudo least recently used function is employed to determine the least recently used set of the cache, for such reasons as set replacement. An override signal line is also provided. The override signal is employable to enable an overwrite of a decision node of the binary tree. A value signal is also provided. The value signal is employable to overwrite the decision node of the binary tree.

摘要翻译： 本发明提供一种采用具有决策节点的二叉树的高速缓存访​​问系统。 提供包括多个集合的高速缓存。 缓存的单独集合采用锁定或流式替换策略。 还提供了更换管理表。 替换管理表可用于管理与多个集合相关联的信息的替换策略。 由于诸如设置替换的原因，采用伪最近最少使用的功能来确定最近使用的高速缓存集合。 还提供超驰信号线。 覆盖信号可用于实现二叉树的决策节点的覆盖。 还提供了值信号。 值信号可用于覆盖二叉树的判定节点。

公开(公告)号：US20110246695A1

公开(公告)日：2011-10-06

申请号：US13162917

申请日：2011-06-17

申请人： Shigehiro Asano ,  Charles Ray Johns ,  Matthew Edward King ,  Peichun Peter Liu ,  David Mui ,  Jieming Qi

发明人： Shigehiro Asano ,  Charles Ray Johns ,  Matthew Edward King ,  Peichun Peter Liu ,  David Mui ,  Jieming Qi

IPC分类号： G06F12/00

CPC分类号： H04L41/0896

摘要： Disclosed is an apparatus which operates to substantially evenly distribute commands and/or data packets issued from a managed program or other entity over a given time period. The even distribution of these commands or data packets minimizes congestion in critical resources such as memory, I/O devices and/or the bus for transferring the data between source and destination. Any unmanaged commands or data packets are treated as in conventional technology.

摘要翻译： 公开了一种操作以在给定时间段内基本上均匀分布从被管理程序或其他实体发出的命令和/或数据分组的装置。 这些命令或数据分组的均匀分布最大限度地减少了诸如存储器，I / O设备和/或用于在源和目的地之间传送数据的总线的关键资源的拥塞。 任何非托管命令或数据包都按常规技术处理。