公开(公告)号：US08559284B1

公开(公告)日：2013-10-15

申请号：US12352950

申请日：2009-01-13

申请人： Pantas Sutardja ,  William R. Foland, Jr.

发明人： Pantas Sutardja ,  William R. Foland, Jr.

IPC分类号： G11B5/00 ,  G11B5/09

CPC分类号： G11B20/10009 ,  G11B7/1267 ,  G11B20/10027 ,  G11B20/1217 ,  G11B2020/1275 ,  G11B2220/2537

摘要： Methods, software, and apparatuses for reading from and/or writing to an optical storage medium. The methods generally include steps for reading a region of an optical storage medium to produce a readback signal, processing predetermined pattern data to produce one or more measurement instructions, measuring one or more characteristics of the readback signal in response to the measurement instructions to produce one or more measurement results, and further processing the readback signal in accordance with one or more of the measurement results. Thus, the ability to flexibly set test parameters and to quickly and accurately test the write characteristics of a recordable or re-writable optical storage medium is provided.

摘要翻译： 用于从光学存储介质读取和/或写入光学存储介质的方法，软件和装置。 所述方法通常包括用于读取光学存储介质的区域以产生回读信号的步骤，处理预定图案数据以产生一个或多个测量指令，响应于测量指令测量回读信号的一个或多个特性以产生一个 或更多的测量结果，并且根据测量结果中的一个或多个进一步处理回读信号。 因此，提供了灵活地设置测试参数并且快速且准确地测试可记录或可重写光学存储介质的写入特性的能力。

公开(公告)号：US07839739B2

公开(公告)日：2010-11-23

申请号：US11646098

申请日：2006-12-26

申请人： Pantas Sutardja ,  William R. Foland, Jr.

发明人： Pantas Sutardja ,  William R. Foland, Jr.

IPC分类号： G11B15/52

CPC分类号： G11B20/10009 ,  G11B7/1267 ,  G11B20/1217 ,  G11B2020/1275 ,  G11B2220/2537

摘要： Methods, software, and apparatus for the calibration of writing characteristics for writing to an optical storage medium, and methods of encoding calibration pattern data and calibration instructions are disclosed. The method of calibration generally includes the steps of (a) receiving pattern data and instructions synchronized with the pattern data, (b) writing the pattern data to the optical storage medium in accordance with the instructions, (c) reading a readback signal corresponding to the pattern data from the optical storage medium, (d) processing the readback signal in accordance with the instructions, and (e) determining a value of a writing characteristic for writing data to the optical storage medium based at least in part on the readback signal. The method provides the ability to flexibly set test parameters and to quickly and accurately test the write characteristics of a recordable or re-writable optical storage medium.

摘要翻译： 公开了用于校准写入光学存储介质的写入特性的方法，软件和装置，以及编码校准图案数据和校准指令的方法。 校准方法通常包括以下步骤：（a）接收与图案数据同步的图案数据和指令，（b）根据指令将图案数据写入光学存储介质，（c）读取对应于 来自光存储介质的图案数据，（d）根据指令处理回读信号，以及（e）至少部分地基于回读信号确定用于将数据写入光存储介质的写入特性的值 。 该方法提供了灵活设置测试参数并快速准确地测试可记录或可重写光存储介质的写特性的能力。

公开(公告)号：US09445475B1

公开(公告)日：2016-09-13

申请号：US13551118

申请日：2012-07-17

申请人： Sehat Sutardja ,  Pantas Sutardja ,  Wanfeng Zhang

发明人： Sehat Sutardja ,  Pantas Sutardja ,  Wanfeng Zhang

IPC分类号： H05B33/08

CPC分类号： H05B33/0857 ,  H05B33/0824 ,  H05B33/0827 ,  H05B33/0845

摘要： A light emitting diode (LED) lighting system includes a first string of first LEDs emitting light having a first color. A second string of second LEDs emits light having a second color and connected in series with the first string of first LEDs; A first switch and a second switch are connected in series. A regulator module is configured to modulate the first switch and the second switch to provide a desired current ratio. The desired current ratio corresponds to a ratio of a first current through the first string of first LEDs to a second current through the second string of second LEDs.

摘要翻译： 发光二极管（LED）照明系统包括发射具有第一颜色的光的第一串第一LED。 第二串第二LED发射具有第二颜色并与第一串第一LED串联连接的光; 第一开关和第二开关串联连接。 调节器模块被配置为调制第一开关和第二开关以提供期望的电流比。 期望的电流比对应于通过第一串第一LED的第一电流与通过第二LED的第二串的第二电流的比率。

公开(公告)号：US08887005B2

公开(公告)日：2014-11-11

申请号：US13596489

申请日：2012-08-28

申请人： Pantas Sutardja ,  Abhijeet P. Gole

发明人： Pantas Sutardja ,  Abhijeet P. Gole

IPC分类号： G06F11/00 ,  G06F11/14 ,  G06F12/08 ,  G06F11/07 ,  G06F11/16 ,  G06F11/20

CPC分类号： G06F12/0868 ,  G06F11/073 ,  G06F11/076 ,  G06F11/1428 ,  G06F11/1666 ,  G06F11/20

摘要： Systems, methods, and other embodiments associated with optimizing the use of replaceable memory cards and onboard memory as storage for data in cache are described. According to one embodiment, an apparatus includes a cache space manager configured to cause a cache processor to store data of a removable memory card of a memory device to an onboard memory of the memory device. The apparatus also includes an error rate monitor configured to monitor operating parameters of the removable memory card and to activate a cache processor to store the data from the removable memory card to the onboard memory when the operating parameters meet predetermined criteria.

摘要翻译： 描述了与优化可替换存储卡和板载存储器的使用相关联的系统，方法和其他实施例，作为高速缓存中的数据的存储。 根据一个实施例，一种装置包括高速缓存空间管理器，其被配置为使高速缓存处理器将存储器设备的可移动存储卡的数据存储到存储器设备的板上存储器。 该装置还包括错误率监视器，其被配置为监视可移动存储卡的操作参数，并且当操作参数满足预定标准时激活高速缓存处理器以将数据从可移动存储卡存储到板载存储器。

公开(公告)号：US08693300B1

公开(公告)日：2014-04-08

申请号：US13208047

申请日：2011-08-11

申请人： Pantas Sutardja ,  Christopher Painter

发明人： Pantas Sutardja ,  Christopher Painter

IPC分类号： G11B7/00

CPC分类号： G11B7/0037 ,  G11B2007/0016

摘要： A system includes a position detection module configured to detect at least a first position indicator and a second position indicator corresponding to a label side of an optical disc. A write clock adjustment module is configured to determine a number of cycles of a write clock that occur between the first position indicator and the second position indicator, determine a difference between the number of cycles of the write clock and a desired number of cycles of the write clock, and adjust a frequency of the write clock based on the difference.

摘要翻译： 系统包括位置检测模块，其被配置为检测至少第一位置指示器和对应于光盘的标签侧的第二位置指示器。 写时钟调整模块被配置为确定在第一位置指示符和第二位置指示符之间发生的写入时钟的周期数，确定写入时钟的周期数与期望的周期数之间的差异 写时钟，并根据差异来调整写时钟的频率。

公开(公告)号：US08493028B2

公开(公告)日：2013-07-23

申请号：US12725683

申请日：2010-03-17

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： H02J7/00

CPC分类号： H02J7/0014 ,  Y02T10/7055

摘要： A charge-balancing system includes N circuits and a control module, where N is an integer greater than or equal to 1. Each of the N circuits includes first and second switches connected in series and an inductance having a first end connected between the first and second switches. The control module outputs control signals to control the first and second switches. A second end of the inductance of a first one of the N circuits is connected between two cells of a first pair of 2N series-connected cells of a battery stack. The first and second switches of the first one of the N circuits are connected in parallel to the first pair of 2N series-connected cells.

摘要翻译： 电荷平衡系统包括N个电路和一个控制模块，其中N是大于或等于1的整数。N个电路中的每一个包括串联连接的第一和第二开关，以及电感，其第一端连接在第一和 第二个开关 控制模块输出控制信号以控制第一和第二开关。 N个电路中的第一个电路的电感的第二端连接在电池堆叠的第一对2N个串联连接的单元的两个单元之间。 N个电路中的第一个的第一和第二开关与第一对2N个串联的单元并联连接。

公开(公告)号：US08488398B2

公开(公告)日：2013-07-16

申请号：US13428098

申请日：2012-03-23

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： G11C7/18 ,  G11C11/56

CPC分类号： G11C11/5628 ,  G11C7/10 ,  G11C7/1006 ,  G11C7/16 ,  G11C8/08 ,  G11C11/56 ,  G11C16/04 ,  G11C16/06 ,  G11C16/26 ,  G11C16/32 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C2029/5002 ,  G11C2211/5634 ,  G11C2211/5644

摘要： A method and system for determining a respective threshold voltage of each of a plurality of transistors in a memory array. The method includes: applying a ramp voltage to gates of the plurality of transistors, wherein the ramp voltage is configured to increase based on an incrementing digital code; as the ramp voltage is being applied, generating a respective control signal in response to sensing a predetermined threshold current along a respective bitline in the memory array, wherein each transistor in the memory array is in communication with a respective bitline in the memory array; and for each transistor in the memory array, latching a current value of the incrementing digital code in response to the respective control signal corresponding to the transistor being generated. The current value of the incrementing digital code latched by each register corresponds to the threshold voltage of the corresponding transistor.

摘要翻译： 一种用于确定存储器阵列中的多个晶体管中的每一个的相应阈值电压的方法和系统。 该方法包括：向多个晶体管的栅极施加斜坡电压，其中斜坡电压被配置为基于递增数字码增加; 随着斜坡电压被施加，响应于沿着存储器阵列中的相应位线感测预定阈值电流而产生相应的控制信号，其中存储器阵列中的每个晶体管与存储器阵列中的相应位线通信; 并且对于存储器阵列中的每个晶体管，响应于对应于正在生成的晶体管的相应控制信号来锁存递增数字码的电流值。 每个寄存器锁存的递增数字代码的当前值对应于相应晶体管的阈值电压。

公开(公告)号：US08473812B2

公开(公告)日：2013-06-25

申请号：US12946520

申请日：2010-11-15

申请人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

发明人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

IPC分类号： H03M13/00

CPC分类号： G06F11/1068 ,  G06F11/1072 ,  G06F11/1666 ,  G06F2212/403 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/16 ,  G11C11/56 ,  G11C11/5621 ,  G11C16/10 ,  G11C27/005 ,  G11C29/00 ,  G11C2029/0411 ,  G11C2207/16 ,  G11C2211/562 ,  G11C2211/563 ,  H03M13/1177 ,  H03M13/1515

摘要： A multi-level solid state non-volatile memory array has memory cells that store data using a first number of digital levels. A controller of the memory array encodes a series of data bits to generate a series of encoded data bits, and converts the series of encoded data bits into a series of data symbols. The controller sends, to the memory array, a stored series of data symbols based on the series of data symbols for storage in a memory cell of the multi-level solid state non-volatile memory array. The controller generates an output signal based on data associated with the stored series of data symbols. The output signal is characterized by a second number of digital levels greater than the first number of digital levels. The controller outputs a series of output data symbols based on the output signal.

摘要翻译： 多级固态非易失性存储器阵列具有使用第一数字级别存储数据的存储器单元。 存储器阵列的控制器对一系列数据位进行编码以产生一系列编码数据位，并将该系列编码数据位转换为一系列数据符号。 控制器基于用于存储在多级固态非易失性存储器阵列的存储单元中的一系列数据符号将存储的一系列数据符号发送到存储器阵列。 控制器基于与所存储的一系列数据符号相关联的数据产生输出信号。 输出信号的特征在于大于数字电平的第一数量的第二数字电平。 控制器根据输出信号输出一系列输出数据符号。

公开(公告)号：US08395341B1

公开(公告)日：2013-03-12

申请号：US13195442

申请日：2011-08-01

申请人： Edward Ying ,  Pantas Sutardja

发明人： Edward Ying ,  Pantas Sutardja

IPC分类号： H02P6/08

CPC分类号： G11B19/28

摘要： Methods, systems and computer program products for compensating repeatable timing variations associated with a spindle motor are described. Specifically, a repetitive error correction factor may be determined using a computational model which predicts timing variations. The correction factor can then be used to cancel the effect of the actual timing variations upon the spindle motor.

摘要翻译： 描述了用于补偿与主轴电机相关联的可重复定时变化的方法，系统和计算机程序产品。 具体地，可以使用预测定时变化的计算模型来确定重复误差校正因子。 然后可以使用校正因子来消除主轴电动机上实际定时变化的影响。

公开(公告)号：US08392799B1

公开(公告)日：2013-03-05

申请号：US13465964

申请日：2012-05-07

申请人： Pantas Sutardja ,  Hong-Yi Chen

发明人： Pantas Sutardja ,  Hong-Yi Chen

IPC分类号： G11C29/00

CPC分类号： G11C29/00 ,  G11B20/18 ,  G11B2220/657 ,  G11C2029/0411

摘要： A system including a processor, a first-in first-out (FIFO) module, and an arbiter module. The processor includes i) a processor core and ii) a memory. The FIFO module is configured to receive streaming data, output the streaming data to the memory of the processor, and selectively generate a control signal. The arbiter module is configured to adjust, based on the control signal, a priority in which at least one of the processor core and the FIFO module accesses the memory of the processor.

摘要翻译： 一种包括处理器，先进先出（FIFO）模块和仲裁器模块的系统。 该处理器包括i）处理器核心和ii）存储器。 FIFO模块被配置为接收流数据，将流数据输出到处理器的存储器，并且选择性地生成控制信号。 仲裁器模块被配置为基于控制信号来调整处理器核心和FIFO模块中的至少一个访问处理器的存储器的优先级。