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    Program memory having flexible data storage capabilities
    2.
    发明申请
    Program memory having flexible data storage capabilities 审中-公开
    具有灵活数据存储功能的程序存储器

    公开(公告)号：US20080022175A1

    公开(公告)日：2008-01-24

    申请号：US11478393

    申请日：2006-06-29

    申请人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Jose S. Niell

    发明人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Jose S. Niell

    IPC分类号： G01R31/28

    CPC分类号： G06F9/3802 ,  G06F9/30043 ,  G06F9/342 ,  G06F9/3824 ,  G06F9/3851

    摘要： A method according to one embodiment may include performing one or more fetch operations to retrieve one or more instructions from a program memory; scheduling a write instruction to write data from at least one data register into the program memory; and stealing one or more cycles from one or more of the fetch operations to write the data in the at least one data register into the program memory. Of course, many alternatives, variations, and modifications are possible without departing from this embodiment.

    摘要翻译： 根据一个实施例的方法可以包括执行一个或多个提取操作以从程序存储器检索一个或多个指令; 调度写指令以将数据从至少一个数据寄存器写入程序存储器; 以及从一个或多个获取操作中窃取一个或多个周期，以将所述至少一个数据寄存器中的数据写入程序存储器。 当然，在不偏离本实施例的情况下，可以进行许多替代，变化和修改。

    Data alignment micro-architecture systems and methods
    3.
    发明授权
    Data alignment micro-architecture systems and methods 失效
    数据对齐微架构系统和方法

    公开(公告)号：US07412584B2

    公开(公告)日：2008-08-12

    申请号：US10838078

    申请日：2004-05-03

    申请人： Jose S. Niell ,  Gilbert M. Wolrich ,  Thomas L. Dmukauskas ,  Mark B. Rosenbluth

    发明人： Jose S. Niell ,  Gilbert M. Wolrich ,  Thomas L. Dmukauskas ,  Mark B. Rosenbluth

    IPC分类号： G06F12/00

    CPC分类号： G06F9/3824 ,  G06F9/30043 ,  G06F9/3816 ,  G06F9/3842 ,  G06F12/04

    摘要： Systems and methods are disclosed for aligning data in memory access and other applications. In one embodiment a system is provided that includes a memory unit, a shifter, and control logic operable to route data from the memory unit to the shifter and to send an indication to the shifter of an amount by which the data is to be shifted. In one embodiment, the control logic provides support for speculative execution. The control logic may also permit multiplexing of big endian and little endian data alignment operations, and/or multiplexing of data alignment operations with non-data alignment operations. In one embodiment, the memory unit, shifter, and control logic are integrated within a processing unit, such as a microengine in a network processor.

    摘要翻译： 公开了用于在存储器访问和其他应用中对准数据的系统和方法。 在一个实施例中，提供了一种系统，其包括存储器单元，移位器和可操作以将数据从存储器单元路由到移位器的控制逻辑，并向移位器发送数据要被移位的量的指示。 在一个实施例中，控制逻辑提供对推测执行的支持。 控制逻辑还可以允许大端和小端数据对准操作的复用，和/或数据对准操作与非数据对准操作的复用。 在一个实施例中，存储器单元，移位器和控制逻辑集成在处理单元内，诸如网络处理器中的微引擎。

    Memory access control
    4.
    发明授权
    Memory access control 失效
    内存访问控制

    公开(公告)号：US06973550B2

    公开(公告)日：2005-12-06

    申请号：US10264092

    申请日：2002-10-02

    申请人： Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Debra Bernstein ,  Richard Guerin

    发明人： Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Debra Bernstein ,  Richard Guerin

    IPC分类号： G06F12/00 ,  G06F12/06 ,  G06F13/16

    CPC分类号： G06F13/1642

    摘要： In general, in one aspect, the disclosure describes storing identification of one or more memory buckets associated with different, respective, queued write commands, and, based on the stored identification, determining whether at least one bucket associated with a read command is included in one or more buckets associated with at least one queued write command.

    摘要翻译： 通常，在一个方面，本公开描述了存储与不同的，相应的排队的写入命令相关联的一个或多个存储器桶的标识，并且基于所存储的标识，确定与读取命令相关联的至少一个桶是否包括在 与至少一个排队的写入命令相关联的一个或多个存储桶。

    Method and apparatus to enable DRAM to support low-latency access via vertical caching
    5.
    发明授权
    Method and apparatus to enable DRAM to support low-latency access via vertical caching 失效
    使DRAM能够通过垂直高速缓存支持低延迟访问的方法和装置

    公开(公告)号：US07325099B2

    公开(公告)日：2008-01-29

    申请号：US10974122

    申请日：2004-10-27

    申请人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

    发明人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

    IPC分类号： G06F12/00

    CPC分类号： H04L12/2854 ,  G06F12/0862 ,  G06F12/0875

    摘要： Method and apparatus to enable slower memory, such as dynamic random access memory (DRAM)-based memory, to support low-latency access using vertical caching. Related function metadata used for packet-processing functions, including metering and flow statistics, is stored in an external DRAM-based store. In one embodiment, the DRAM comprises double data-rate (DDR) DRAM. A network processor architecture is disclosed including a DDR assist with data cache coupled to a DRAM controller. The architecture further includes multiple compute engines used to execute various packet-processing functions. One such function is a DDR assist function that is used to pre-fetch a set of function metadata for a current packet and store the function metadata in the data cache. Subsequently, one or more packet-processing functions may operate on the function metadata by accessing it from the cache. After the functions are completed, the function metadata are written back to the DRAM-based store. The scheme provides similar performance to SRAM-based schemes, but uses much cheaper DRAM-type memory.

    摘要翻译： 实现较慢存储器的方法和装置，例如基于动态随机存取存储器（DRAM）的存储器，以支持使用垂直缓存的低延迟访问。 用于包处理功能（包括计量和流量统计）的相关功能元数据存储在外部基于DRAM的存储中。 在一个实施例中，DRAM包括双数据速率（DDR）DRAM。 公开了一种网络处理器架构，其包括与DRAM控制器耦合的数据高速缓存的DDR辅助。 该架构还包括用于执行各种分组处理功能的多个计算引擎。 一个这样的功能是DDR辅助功能，其用于预取当前分组的一组功能元数据并将功能元数据存储在数据高速缓存中。 随后，一个或多个分组处理功能可以通过从高速缓存访​​问功能元数据来操作。 功能完成后，将功能元数据写回到基于DRAM的商店。 该方案提供与基于SRAM的方案类似的性能，但使用更便宜的DRAM型存储器。

    Scalable, high-performance, global interconnect scheme for multi-threaded, multiprocessing system-on-a-chip network processor unit
    10.
    发明授权
    Scalable, high-performance, global interconnect scheme for multi-threaded, multiprocessing system-on-a-chip network processor unit 失效
    可扩展的，高性能的全球互连方案，用于多线程，多处理系统级芯片网络处理器单元

    公开(公告)号：US07707266B2

    公开(公告)日：2010-04-27

    申请号：US10997624

    申请日：2004-11-23

    申请人： Sridhar Lakshmanamurthy ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Jeen-Xuan Miin ,  Bijoy Bose

    发明人： Sridhar Lakshmanamurthy ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Jeen-Xuan Miin ,  Bijoy Bose

    IPC分类号： G06F13/00 ,  G06F15/173 ,  G06F15/16

    CPC分类号： G06F15/7842 ,  G06F15/8007

    摘要： A scalable, high-performance interconnect scheme for a multi-threaded, multi-processing system-on-a-chip network processor unit. An apparatus implementing the technique includes a plurality of masters configured in a plurality of clusters, a plurality of targets, and a chassis interconnect that may be controlled to selectively connects a given master to a given target. In one embodiment, the chassis interconnect comprises a plurality of sets of bus lines connected between the plurality of clusters and the plurality of targets forming a cross-bar interconnect, including sets of bus lines corresponding to a command bus, a pull data bus for target writes, and a push data bus for target reads. Multiplexer circuitry for each of the command bus, pull data bus, and push data bus is employed to selectively connect a given cluster to a given target to enable commands and data to be passed between the given cluster and the given target.

    摘要翻译： 用于多线程，多处理片上系统处理器单元的可扩展的高性能互连方案。 实现该技术的装置包括配置在多个集群中的多个主机，多个目标以及可被控制以选择性地将给定主机连接到给定目标的机箱互连。 在一个实施例中，机箱互连包括连接在多个群集之间的多组总线，并且多个目标形成横杆互连，包括对应于命令总线的总线线路，用于目标的拉动数据总线 写入和用于目标读取的推送数据总线。 采用用于每个命令总线，拉数据总线和推数据总线的多路复用器电路来选择性地将给定集群连接到给定目标，以使命令和数据能够在给定集群和给定目标之间传递。